[發明專利]用于占空比校正的技術

在審

• 申請號: 202011017915.5
• 申請日: 2020-09-24
• 公開（公告）號: CN112992218A
• 公開（公告）日: 2021-06-18
• 發明（設計）人: C·P·莫扎克;R·S·李;C·W·林;M·埃拉薩爾;A·巴拉克里什南;I·阿利
• 申請（專利權）人: 英特爾公司
• 主分類號: G11C11/4063
• 分類號: G11C11/4063;H03K3/017
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 李嘯;姜冰

示例可以包括用于使用采樣時鐘以通過基于參考時鐘頻率的質數比對目標時鐘信號進行周期性采樣來測量占空比的技術。參考時鐘頻率用于設置測量循環時間，在該測量循環時間內要測量占空比?；谒鶞y量的占空比來確定與可編程目標占空比相比的占空比誤差的大小，并且至少部分地基于占空比誤差的大小來調整占空比。

技術領域

本文中描述的示例通常與時鐘占空比（duty cycle）校正相關。

背景技術

在一些計算系統中，諸如用于存儲器裝置的輸入/輸出數據總線之類的數據總線可以被布置成在時鐘信號的上升沿和下降沿兩者上用數據的雙倍數據速率（DDR）傳輸來操作。DDR可以被用于實現更高的數據傳輸速率，以用于訪問各種類型的易失性或非易失性存儲器。由于時鐘信號的上升沿和下降沿兩者都被用于實現更高的數據傳輸速率并且避免由比預期或目標更不精確的時鐘占空比引起的位誤差，因此時鐘占空比的精度是重要的。

附圖說明

圖1圖示了示例第一系統。

圖2圖示了示例占空比校正電路。

圖3圖示了示例圖。

圖4圖示了示例邏輯流程。

圖5圖示了示例第二系統。

圖6圖示了示例第三系統。

圖7圖示了示例裝置。

具體實施方式

如由各種示例所設想的，當用于訪問存儲器裝置的輸入/輸出（I/O）數據總線被布置成在時鐘信號的上升沿和下降沿兩者上用數據的DDR傳輸來操作時，時鐘占空比的精度是重要的。針對數據的DDR傳輸的一些操作規范可被各種存儲器技術規定或要求。例如，這些存儲器技術可能要求將時鐘占空比校正或調諧到可編程目標占空比（例如50%）的0.5%至2%之內，以便保持可接受的精度。各種存儲器技術可以包括但不限于DDR3（雙倍數據速率版本3，JESD79-3，最初由JEDEC（聯合電子裝置工程委員會）于2007年6月27日發布）、DDR4（DDR版本4，JESD79-4，最初由JEDEC于2012年9月發布）、LPDDR3（低功率DDR版本3，JESD209-3B，最初由JEDEC于2013年8月發布）、LPDDR4（低功率DDR版本4，JESD209-4，最初由JEDEC于2014年8月發布）、WIO2（寬I/O 2（WideIO2），JESD229-2，最初由JEDEC于2014年8月發布）、HBM（高帶寬存儲器DRAM，JESD235，最初由JEDEC于2013年10月發布）、LPDDR5（最初由JEDEC于2019年2月發布）、HBM2（（HBM版本2），最初由JEDEC于2018年12月發布）、DDR5（DDR版本5，當前正由JEDEC討論中）或其它存儲器技術或存儲器技術的組合，以及基于此類規范的衍生物或擴展的技術。類似地，將基于鎖存器（latch）的設計用于信號傳播的高速數字設計也需要良好控制的和精確的時鐘占空比。

根據一些示例，一種用于校正時鐘占空比的技術可以包括使用電阻器電容器（RC）濾波器來獲得時鐘占空比平均。然后可以將平均值與用于單端時鐘的Vcc/2或用于差分時鐘的0相比較。然后，比較器輸出可以驅動模擬或數字反饋環路來對響應進行濾波并校正時鐘占空比。

RC濾波器技術的一個主要缺點是，RC濾波器與其它I/O和時鐘電路相比相對大，并且還相對慢，因為它需要設置比用于生成要被校正的占空比的最慢時鐘頻率慢100倍的帶寬。此外，在對時鐘占空比的每次改變或調整之后，人們必須等待多個RC時間常數以供一切穩定。利用線性或者甚至二分搜索數字反饋環路，這可能是一個不可接受的慢過程。此外，由于RC濾波器的大尺寸和緩慢性，因此在大量的信號上實現大的RC時間常數可能是昂貴的。占空比校正的一個重要方面是需要測量實際時鐘上的占空比，該實際時鐘由目標電路使用并且被用于生成占空比。任何附加的緩沖器或門延遲都可能給時鐘占空比測量增加誤差或不精確性，并且這對于諸如在占空比校正之后 1皮秒（ps）殘留誤差之類的目標可能是顯著的。