[發明專利]用于占空比校正的技術

在審

• 申請號: 202011017915.5
• 申請日: 2020-09-24
• 公開（公告）號: CN112992218A
• 公開（公告）日: 2021-06-18
• 發明（設計）人: C·P·莫扎克;R·S·李;C·W·林;M·埃拉薩爾;A·巴拉克里什南;I·阿利
• 申請（專利權）人: 英特爾公司
• 主分類號: G11C11/4063
• 分類號: G11C11/4063;H03K3/017
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 李嘯;姜冰

1.一種設備，包括：

采樣時鐘，所述采樣時鐘用于通過基于參考時鐘頻率的大于1的質數比對目標時鐘信號進行周期性采樣來測量占空比，所述參考時鐘頻率被用于設置測量循環時間，在所述測量循環時間內要測量所述占空比；以及

占空比校正邏輯，所述占空比校正邏輯用于：

基于在所述測量循環時間期間測量的占空比來確定與可編程目標占空比相比的占空比誤差；以及

至少部分地基于所述占空比誤差來調整由所述目標時鐘信號生成的所述占空比。

2.如權利要求1所述的設備，要基于所述參考時鐘頻率的所述大于1的質數比進行采樣的所述目標時鐘信號包括要在所述測量循環時間內在多個離散的、等間隔的采樣點處進行采樣的所述目標時鐘信號。

3.如權利要求1所述的設備，進一步包括所述占空比校正邏輯，所述占空比校正邏輯用于至少部分地基于用于對所述占空比誤差的校正進行縮放的占空比調整步長和所述占空比誤差的大小來調整所述占空比。

4.如權利要求1所述的設備，所述設備包括存儲器控制器，所述存儲器控制器包括輸入/輸出接口電路，所述輸入/輸出接口電路被布置成與存儲器裝置耦合，由所述目標時鐘信號生成的所述占空比用于便于通過所述輸入/輸出接口電路的至少一部分來傳輸數據、時鐘、選通或控制信號。

5.如權利要求4所述的設備，所述輸入/輸出接口電路的所述至少一部分包括DQ接口或DQ選通接口。

6.如權利要求4所述的設備，所述存儲器裝置包括同步動態隨機存取存儲器（SDRAM）裝置，所述SDRAM裝置被布置成在所述目標時鐘信號的上升沿和下降沿兩者上用數據的雙倍數據速率傳輸來操作。

7.如權利要求1所述的設備，包括由第一鎖相環（PLL）時鐘生成的所述目標時鐘信號，并且所述采樣時鐘是鎖頻環時鐘、第二PLL時鐘或倍增延遲鎖定環時鐘。

8.如權利要求1所述的設備，用于通過對所述目標時鐘信號進行周期性采樣來測量所述占空比的所述采樣時鐘進一步包括具有以下采樣速率的所述采樣時鐘：所述采樣速率避免至少兩個目標時鐘信號頻率諧波下采樣到所述參考時鐘的相同基帶頻率。

9.一種方法，包括：

使用采樣時鐘以通過基于參考時鐘頻率的大于1的質數比對目標時鐘信號進行周期性采樣來測量占空比，所述參考時鐘頻率被用于設置測量循環時間，在所述測量循環時間內要測量所述占空比；

基于在所述測量循環時間期間測量的占空比來確定與可編程目標占空比相比的占空比誤差；以及

至少部分地基于所述占空比誤差來調整由所述目標時鐘信號生成的所述占空比。

10.如權利要求9所述的方法，包括在所述測量循環時間內經由多個離散的、等間隔的采樣點基于所述大于1的質數比來對所述目標時鐘信號進行采樣。

11.如權利要求9所述的方法，進一步包括：

至少部分地基于用于對所述占空比誤差的校正進行縮放的占空比調整步長和所述占空比誤差的大小來調整所述占空比。

12.如權利要求9所述的方法，包括由存儲器控制器實現的方法，所述存儲器控制器包括輸入/輸出接口電路，所述輸入/輸出接口電路被布置成與存儲器裝置耦合，由所述目標時鐘信號生成的所述占空比用于便于通過所述輸入/輸出接口電路的至少一部分來傳輸數據、時鐘、選通或控制信號。

13.如權利要求12所述的方法，所述輸入/輸出接口電路的所述至少一部分包括DQ接口或DQ選通接口。

14.如權利要求12所述的方法，所述存儲器裝置包括同步動態隨機存取存儲器（SDRAM）裝置，所述SDRAM裝置被布置成在所述目標時鐘信號的上升沿和下降沿兩者上用數據的雙倍數據速率傳輸來操作。