[發明專利]用于具有部分讀取/寫入的脈動陣列的系統和方法

在審

• 申請號: 202011014927.2
• 申請日: 2020-09-24
• 公開（公告）號: CN113052304A
• 公開（公告）日: 2021-06-29
• 發明（設計）人: K·R·皮萊;G·S·卡爾希;C·J·休斯
• 申請（專利權）人: 英特爾公司
• 主分類號: G06N3/063
• 分類號: G06N3/063;G06F17/16;G06F7/485;G06F7/487
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 陳依心;何焜

1.一種系統，包括：

數據存儲，配置為存儲數據；

可重配置的脈動陣列電路，包括：

第一電路塊，包括配置為處理所述數據的一組或多組處理元件；

第二電路塊，包括配置為處理所述數據的一組或多組處理元件；

第一具有累加的偏置加法電路，配置為將矩陣偏置加到被累加的值，將矩陣偏置加到乘法乘積，或者將矩陣偏置加到被累加的值和乘法乘積的組合；以及

第一路由電路，配置為將來自所述第一電路塊的推導路由到所述第二電路塊中、將來自所述第一電路塊的推導路由到所述第一具有累加的偏置加法電路中、或者將來自所述第一電路塊的推導路由到所述第二電路塊和所述第一具有累加的偏置加法電路的組合中。

2.如權利要求1所述的系統，其中，所述第一路由電路包括解復用器和復用器電路，所述解復用器和復用器電路配置為：基于接收到配置開關信號，將來自所述第一電路塊的推導路由到所述第二電路塊中、將來自所述第一電路塊的推導路由到所述第一具有累加的偏置加法電路中、或者將來自所述第一電路塊的推導路由到所述第二電路塊和所述第一具有累加的偏置加法電路的組合中。

3.如權利要求1或2所述的系統，其中，所述第一具有累加的偏置加法電路包括存儲電路和至少一個加法器，所述存儲電路配置為基于時鐘信號將所述乘法乘積累加為所述被累加的值，所述至少一個加法器配置為：將所述矩陣偏置加到所述被累加的值、將所述矩陣偏置加到所述乘法乘積、或者將所述矩陣偏置加到所述被累加的值和所述乘法乘積的組合。

4.如權利要求3所述的系統，其中，所述第一具有累加的偏置加法電路包括加法器等待時間N，并且其中所述存儲電路包括N個存儲組件。

5.如權利要求4所述的系統，其中，所述N個存儲組件各自包括觸發器。

6.如權利要求4所述的系統，其中，所述存儲電路包括N條線，所述N條線將所述N個存儲組件耦合至復用器，并且其中如果在操作期間所述加法器等待時間超過N，則所述存儲電路配置為將被累加的值從所述N個存儲組件經由所述N條線傳送至所述復用器。

7.如權利要求6所述的系統，其中，所述第一具有累加的偏置加法電路配置為將進入所述第一具有累加的偏置加法電路的新的值加到所述被累加的值，并且將結果加法存儲在所述N個存儲組件中。

8.如權利要求1或2所述的系統，包括：

第三電路塊，具有一組或多組處理元件；

第二具有累加的偏置加法電路，配置為將第二矩陣偏置加到第二被累加的值、將第二矩陣偏置加到所述乘法乘積、或者將第二矩陣偏置加到第二被累加的值和所述乘法乘積的組合；以及

第二路由電路，配置為將來自所述第二電路塊的推導路由到所述第三電路塊中、將來自所述第二電路塊的推導路由到所述第二具有累加的偏置加法電路中、或者將來自所述第二電路塊的推導路由到所述第三電路塊和所述第二具有累加的偏置加法電路的組合中。

9.如權利要求8所述的系統，包括偏置加法電路，設置在所述第三電路塊的下游，并且配置為將第三矩陣偏置加到來自所述第三電路塊的輸出。

10.如權利要求1或2所述的系統，包括主機處理器CPU，配置為使用所述可重配置的脈動陣列電路或者包括所述可重配置的脈動陣列電路，其中所述CPU配置為執行：“具有‘M’累加的片部分‘N’點積”指令，其中N是已經被合并在一起的不同矩陣的數量，并且M是要用作到所述可重配置的脈動陣列電路中的輸入的不完整的矩陣的數量；“用于點積的片尺寸”指令，具有指定已經被合并在一起以用作到所述可重配置的脈動陣列電路中的輸入的所述不同矩陣的尺寸的立即數；“片累加點積”指令，控制所述第一具有累加的偏置加法電路；或者以上各項的組合。