[發明專利]一種疊層片式壓敏電阻及其制備方法

有效

• 申請號: 202011013441.7
• 申請日: 2020-09-24
• 公開（公告）號: CN112216452B
• 公開（公告）日: 2022-05-10
• 發明（設計）人: 陳錦邦;王清華;姚斌;劉旭
• 申請（專利權）人: 深圳順絡電子股份有限公司
• 主分類號: H01C7/12
• 分類號: H01C7/12;H01C17/065
• 代理公司: 深圳市嘉勤知識產權代理有限公司 44651
• 代理人: 王敏生

本申請公開了一種疊層片式壓敏電阻及其制備方法，疊層片式壓敏電阻包括第一、第二基板，設在兩者之間的壓敏電阻基片，壓敏電阻基片的兩端連接有端電極，壓敏電阻基片包括多個相互獨立的壓敏電阻單元疊層，各壓敏電阻單元包括壓敏陶瓷結構層以及形成在其上的內電極，各壓敏電阻單元上的內電極與端電極連接且相鄰的兩個內電極連接在不同的端電極上，各內電極形狀為凸出型的相交面積大于非凸出型內電極的相交面積。與傳統疊層片式壓敏電阻相比，本申請提供的疊層片式壓敏電阻具有較大的內電極相交面積、電容以及耐浪涌沖擊性能，可以降低壓敏電阻內電極之間以及內電極與端電極之間的擊穿失效概率，在端頭附近及瓷體表面區域不易炸裂失效。

技術領域

本申請涉及多層片式壓敏電阻器，更具體地說，涉及一種疊層片式壓敏電阻及其制備方法。

背景技術

雷過電壓是從電網侵入的偶發性浪涌過電壓，其特點是電壓峰值和放電電流峰值很高(幾十kV和幾十kA以上)，但放電時間極短(10～100μs)，這種過電壓的能量一般擊小于1KJ。壓敏電阻則用于在電路承受過壓時進行電壓鉗位，吸收多余的電流以保護敏感器件，但是傳統疊層片式壓敏電阻的耐浪涌沖擊性能存在極限值，在端頭附近及瓷體表面區域易炸裂失效。

發明內容

本申請提供了一種疊層片式壓敏電阻及其制備方法，可以解決傳統疊層片式壓敏電阻耐浪涌沖擊性能低，易炸裂失效的技術問題。

本申請提供一種疊層片式壓敏電阻，包括：

第一基板；

第二基板；

設在所述第一基板和所述第二基板之間的壓敏電阻基片；以及，

連接在所述壓敏電阻基片兩端的端電極；所述壓敏電阻基片包括多個相互獨立的壓敏電阻單元疊層，各所述壓敏電阻單元包括壓敏陶瓷結構層以及形成在所述壓敏陶瓷結構層上的內電極，各所述壓敏電阻單元上的內電極與所述端電極連接且相鄰的兩個內電極連接在不同的端電極上，各所述內電極形狀為凸出型，各所述內電極的相交面積大于非凸出型內電極的相交面積。

可選的，第一基板、所述第二基板為絕緣基板，主要材料包含Si3N4、SiO2、Al2O3或ZrO2的一種或多種。

可選的，所述第一基板、第二基板的厚度大于20微米。

可選的，各所述內電極距離對側端電極的距離大于相鄰內電極之間的距離。

可選的，各所述內電極距離側面兩端端電極的距離大于相鄰內電極的距離。

可選的，凸出型包括十字型、異性十字型以及圓形。

可選的，內電極的材料為銀、鈀或銀鈀合金。

可選的，內電極與端電極連接的邊長度小于所述內電極靠近對端端電極的邊長度。

本申請實施例還提供了一種疊層片式壓敏電阻的制備方法，該制作方法包括：

S11、在第一基板上絲網印刷第一內電極并置于預設溫度下烘干預設時間，所述第一內電極的形狀為凸出型；

S12、在第一內電極烘干后的基礎上疊層壓敏陶瓷結構層；

S13、在所述壓敏陶瓷結構層的基礎上絲網印刷第二內電極，并置于預設溫度下烘干預設時間；

S14、N次重復步驟S11至步驟S13；

S15、在最上層的內電極上疊壓第二基板得到成型產品；

S16、將成型產品依次經過靜壓、切割、排膠、燒結、倒角，以及覆端銀、電鍍Ni、電鍍Si后得到疊層片式壓敏電阻。