[發明專利]半導體元件及其制造方法

在審

• 申請號: 202011008045.5
• 申請日: 2020-09-23
• 公開（公告）號: CN114171383A
• 公開（公告）日: 2022-03-11
• 發明（設計）人: 劉信宏;黃彥智
• 申請（專利權）人: 力晶積成電子制造股份有限公司
• 主分類號: H01L21/3213
• 分類號: H01L21/3213
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種半導體元件及其制造方法。半導體元件包括至少一第一導線和至少一第二導線的連接結構。第一導線設置在基底的元件區上且沿著第一方向延伸。第二導線設置在基底的元件區上且沿著第一方向延伸。在連接結構的端部處，第一導線于第一方向的長度小于第二導線于第一方向的長度。

技術領域

本發明涉及一種半導體元件及其制造方法，且特別是涉及一種自對準雙重圖案化半導體元件及其制造方法。

背景技術

隨著科技的進步，半導體元件不斷朝向「輕、薄、短、小」的型態發展，故如何減小線寬、線距并提高圖案轉移的精確度，已成為目前研發人員所關注的議題。舉例來說，可通過自對準雙重圖案化(Self-Aligned Double Patterning，SADP)來達到小線寬、線距并提高圖案轉移的精確度。然而，在以自對準雙重圖案化制作半導體元件的過程中，容易受到導線末端斷切(line end cut)制作工藝及蝕刻負載效應(etching loading effect)等影響而發生短路等問題，進而影響后續形成的元件，而導致元件良率不佳。因此，如何在滿足積集度以及小型化的需求的同時，還能夠防止短路、提升元件良率，已成為目前研發人員亟欲解決的問題之一。

發明內容

本發明提供一種半導體元件及其制造方法，其能夠有效地避免因導線末端斷切制作工藝或蝕刻負載效應等影響而造成的短路問題，使得半導體元件具有良好的電性效能。

本發明一實施例提供一種半導體元件，其包括包含至少一第一導線和至少一第二導線的連接結構。至少一第一導線設置在基底的元件區上且沿著第一方向延伸。至少一第二導線設置在基底的元件區上且沿著第一方向延伸。在連接結構的端部處，至少一第一導線于第一方向的長度小于至少一第二導線于第一方向的長度。

在本發明的一實施例中，上述至少一第一導線包括多條第一導線，上述至少一第二導線包括多條第二導線，且多條第一導線與多條第二導線沿著不同于第一方向的第二方向彼此交替排列。

在本發明的一實施例中，上述半導體元件還包括接墊。接墊設置在至少一第二導線上。至少一第二導線具有與至少一第一導線相鄰的第一線段及自第一線段沿第一方向延伸的第二線段，且接墊設置在第一線段或第二線段上。

本發明一實施例提供一種半導體元件的制造方法，其包括以下步驟。在基底的元件區上形成多個導體圖案，每個導體圖案包括彼此平行且沿第一方向延伸的第一段和第二段以及連接第一段和第二段的彎曲段，且多個導體圖案沿著不同于第一方向的第二方向排列。在多個導體圖案上覆蓋具波浪狀輪廓的圖案化掩模，圖案化掩模暴露出彎曲段和第一段的鄰接彎曲段的一部分。移除圖案化掩模所暴露出的彎曲段和第一段的鄰接彎曲段的部分，以形成包括多條第一導線和多條第二導線的連接結構，其中多條第一導線與多條第二導線沿著第二方向彼此交替排列，且在連接結構的端部處，多條第一導線于第一方向的長度小于多條第二導線于第一方向的長度。

在本發明的一實施例中，上述波浪狀輪廓的波峰位于第二段上，波浪狀輪廓的波谷位于第一段上。

在本發明的一實施例中，上述半導體元件的制造方法還包括于多條第二導線上形成多個接墊。每條第二導線具有第一線段及第二線段，第一線段位于相鄰的兩條第一導線之間，第二線段自第一線段沿著第一方向延伸，且接墊形成于第一線段或第二線段上。