[發明專利]集成芯片及其形成方法

在審

• 申請號: 202011000610.3
• 申請日: 2020-09-22
• 公開（公告）號: CN112542542A
• 公開（公告）日: 2021-03-23
• 發明（設計）人: 曾元泰;閔仲強;劉世昌
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L43/08
• 分類號: H01L43/08;H01L43/12;H01L27/22
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

本發明的實施例在一些實施例中涉及集成芯片。該集成芯片包括在襯底上方的介電結構內設置的多層下部互連層。集成芯片還包括存儲器件，該存儲器件包括設置在底部電極和頂部電極之間的數據存儲結構。所述底部電極電連接至所述多層下部互連層。側壁間隔件從所述數據存儲結構的最外側壁連續地延伸至所述底部電極的最外側壁下方。本申請的實施例在一些實施例中還涉及形成集成芯片的方法。

技術領域

本申請的實施例涉及半導體領域，具體地，涉及一種集成芯片及其形成方法。

背景技術

許多現代電子設備包含構造成存儲數據的電子存儲器。電子存儲器可以是易失性存儲器或者非易失性存儲器。易失性存儲器在通電時會存儲數據，而非易失性存儲器在斷電時能夠存儲數據。磁阻隨機存取存儲器(MRAM)是下一代非易失性存儲技術的一個有希望的候選者。MRAM器件使用磁隧道結(MTJ)，從而允許以高速數據存取和低功耗的方式來存儲數據。

發明內容

本申請的實施例提供了一種集成芯片，包括：介電結構，設置在襯底上方；多層下部互連層，設置在介電結構內；存儲器件，包括設置在底部電極和頂部電極之間的數據存儲結構，其中，底部電極電連接至多層下部互連層；以及側壁間隔件，從數據存儲結構的最外側壁連續地延伸至底部電極的最外側壁下方。

本申請的實施例還提供了一種集成芯片，包括：下部層間介電層，設置在襯底上方；下部互連層，設置在下部層間介電層內；下部絕緣結構，設置在下部層間介電層上方；磁隧道結器件，包括設置在底部電極和頂部電極之間的磁隧道結，其中，底部電極布置在下部互連層上并且延伸穿過下部絕緣結構；以及頂部電極通孔蝕刻停止層，從頂部電極的最外側壁連續地延伸至底部電極的最外側壁下方。

本申請的實施例另外提供了一種形成集成芯片的方法，包括：在襯底上方的下部層間介電層內形成下部互連層；在下部互連層上方形成一個或者多個底部電極層；在一個或者多個底部電極層上方形成磁隧道結堆疊件；在磁隧道結堆疊件上方形成一個或者多個頂部電極層；實施一個或者多個蝕刻工藝，以選擇性地圖案化一個或者多個頂部電極層、磁隧道結堆疊件、以及一個或者多個底部電極層，并且限定頂部電極結構、磁隧道結、以及底部電極；以及在完成一個或者多個刻蝕工藝之后，沿著磁隧道結和底部電極的最外側壁形成側壁間隔件。

本申請的實施例提供了形成存儲器單元的方法。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該指出，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1示出了具有公開的存儲器件的集成芯片的一些實施例的截面圖，該存儲器件通過在形成側壁間隔件之前對底部電極進行圖案化的工藝形成；

圖2示出了具有公開的存儲器件的集成芯片的一些實施例的截面圖；

圖3示出了具有公開的存儲器件的集成芯片的一些實施例的截面圖；

圖4示出了具有公開的存儲器件的集成芯片的一些實施例的截面圖；

圖5-圖21示出了形成多個MTJ器件的方法的一些實施例的截面圖，該方法在沿著MTJ器件的側面形成側壁間隔件之前限定了MTJ器件的底部電極；

圖22示出了形成多個MTJ器件的方法2200的一些實施例的流程圖，該方法2200在沿著MTJ器件的側面形成側壁間隔件之前限定了MTJ器件的底部電極。

具體實施方式