[發明專利]用于優化集成電路的布局的方法

在審

• 申請號: 202010996475.6
• 申請日: 2020-09-21
• 公開（公告）號: CN113919275A
• 公開（公告）日: 2022-01-11
• 發明（設計）人: 莊易霖;譚詩文;劉松;林士堯;方文源
• 申請（專利權）人: 臺積電（南京）有限公司;臺灣積體電路制造股份有限公司
• 主分類號: G06F30/392
• 分類號: G06F30/392
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 朱亦林

本公開涉及用于優化集成電路的布局的方法。本公開中提供了一種方法。該方法包括幾個操作：生成具有用于集成電路的多個宏的布局；根據插入在引腳之間的通道區域來調整宏；將宏用通道區域的通道寬度分開；以及根據宏與多個寄存器之間的相關性來調整布局中的宏。

技術領域

本公開涉及用于優化集成電路的布局(floor plan)的方法。

背景技術

在電子電路設計過程中，可以使用一個或多個電子設計自動化(EDA)工具來設計、優化和驗證半導體器件設計，例如半導體芯片中的電路設計。物理設計中的第一個并且也是最重要的任務是布局規劃(floorplanning)，其確定存儲器宏位置以優化高級電路模塊位置。然而，目前大多數布局規劃工作仍然嚴重依賴人工工作，并且需要智能自動化。在布局規劃之后，設計將經歷放置和布線主要階段。在放置期間，放置器工具可以基于給定電路設計來產生放置布圖，該給定電路設計可以由電路設計人員開發，并且可以包括例如電路設計信息，例如電氣圖、電路設計的高級電氣描述、網表(netlist)等。放置布圖包括指示半導體器件的各種電路元件的物理位置的信息。在完成器件的放置后，可以執行布線。在布線期間，可以形成導線或互連以連接放置布圖的各種電路元件。在布線之后，檢查所得電子器件設計以符合各種設計規則、設計規范等。

發明內容

根據本公開的一個實施例，提供了一種用于優化集成電路的布局的方法，包括：生成具有用于集成電路的多個宏的布局；根據插入在多個引腳之間的通道區域來調整所述多個宏；將所述多個宏用所述通道區域的通道寬度分開；以及根據所述多個宏和多個寄存器之間的相關性來調整所述布局中的所述多個宏。

根據本公開的另一實施例，提供了一種用于優化集成電路的布局的方法，包括：布置在第一方向延伸的多個通道；根據多個宏的多個權重，將所述多個宏的第一部分布置為比所述多個宏的第二部分更靠近集成電路的核心區域的質心；以及將所述多個宏布置在所述多個通道的相反側，其中，所述多個宏具有耦合到所述多個通道的多個引腳，所述多個通道插入在所述多個宏之間。

根據本公開的又一實施例，提供了一種用于優化集成電路的布局的系統，包括：一個或多個處理單元；以及存儲器單元，被配置為存儲指令，所述指令在由所述一個或多個處理單元中的至少一個處理單元執行時，執行包括以下各項的操作：根據多個宏的多個權重，將所述多個宏放置在布局中的區域的質心周圍；將所述多個宏的多個引腳調整為彼此面對；預測插入在所述多個宏之間的多個通道中的每個通道的通道寬度；根據所述多個通道中的每個通道的通道寬度來調整所述多個宏；檢測所述多個宏與多個寄存器之間的相關性；以及根據所述相關性來調整所述多個宏。

附圖說明

在結合附圖閱讀下面的具體實施方式時，可以從下面的具體實施方式中最佳地理解本公開的各方面。注意，根據行業的標準做法，各種特征不是按比例繪制的。事實上，為了討論的清楚起見，各種特征的尺寸可能被任意增大或減小。

圖1是根據本公開的一些實施例的設計集成電路的布圖的方法的流程圖。

圖2是根據一些實施例的集成電路的布局的一部分的示意圖。

圖3A是根據一些實施例的圖1的方法的對準階段中的示例的流程圖。

圖3B是根據一些實施例的與圖3A相對應的組框(group box)的示意圖。

圖4A是根據一些實施例的圖1的方法的定向優化階段中的示例的流程圖。

圖4B至圖4E是根據一些實施例的與圖4A的定向優化階段相對應的示例的示意圖。

圖5是根據一些實施例的圖1的方法的通道資源檢測階段中的示例的詳細流程圖。

圖6A至圖6E是根據一些實施例的與圖5的通道資源檢測階段相對應的示例的示意圖。

圖7是根據一些實施例的圖1的方法的數據流宏調整階段中的示例的流程圖。