[發(fā)明專利]半導(dǎo)體裝置的制造方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202010977926.1
• 申請(qǐng)日: 2020-09-17
• 公開（公告）號(hào): CN112530872A
• 公開（公告）日: 2021-03-19
• 發(fā)明（設(shè)計(jì)）人: 江欣哲;高偉智;梁春昇;潘國華
• 申請(qǐng)（專利權(quán)）人: 臺(tái)灣積體電路制造股份有限公司
• 主分類號(hào): H01L21/8238
• 分類號(hào): H01L21/8238;H01L27/092
• 代理公司: 隆天知識(shí)產(chǎn)權(quán)代理有限公司 72003
• 代理人: 聶慧荃;閆華

半導(dǎo)體裝置的制造方法，包括：提供半導(dǎo)體基板；從半導(dǎo)體基板的頂表面外延成長阻擋層，其中阻擋層具有與半導(dǎo)體基板不同的晶格常數(shù)；于阻擋層之上外延成長半導(dǎo)體層；圖案化半導(dǎo)體層以形成半導(dǎo)體鰭片，其中阻擋層位于半導(dǎo)體鰭片之下；形成接觸半導(dǎo)體鰭片的源極/漏極部件；以及形成齒合半導(dǎo)體鰭片的柵極結(jié)構(gòu)。

技術(shù)領(lǐng)域

本發(fā)明實(shí)施例涉及一種半導(dǎo)體裝置及其制造方法，特別涉及一種場效晶體管及其制造方法。

背景技術(shù)

半導(dǎo)體集成電路產(chǎn)業(yè)歷經(jīng)指數(shù)性的成長。集成電路材料與設(shè)計(jì)的科技進(jìn)展產(chǎn)生了各個(gè)世代的集成電路，其中各世代相較于先前世代具有較小且較為復(fù)雜的電路。集成電路演進(jìn)期間，功能密度(亦即，單位芯片面積的內(nèi)連線裝置數(shù)目)通常會(huì)增加而幾何尺寸(亦即，可利用工藝生產(chǎn)的最小元件(或線))卻減少。此微縮化的過程通常會(huì)提高生產(chǎn)效率以及降低相關(guān)成本而提供助益。這樣的微縮化也會(huì)增加處理與制造集成電路的復(fù)雜度。

近來，在多柵極(multi-gate)裝置中投入了許多努力，通過增加?xùn)艠O通道耦合(gate-channel coupling)、減少關(guān)閉狀態(tài)(off-state)電流以及減少短通道效應(yīng)(short-channel effects,SCEs)來改善柵極控制。其中所采用的一種多柵極裝置為全繞式柵極(gate-all-around,GAA)晶體管。全繞式柵極裝置由于柵極結(jié)構(gòu)而得其名，其柵極結(jié)構(gòu)可于通道區(qū)周圍延伸而在兩側(cè)或四側(cè)提供途徑至通道。全繞式柵極裝置與傳統(tǒng)的互補(bǔ)式金屬氧化物半導(dǎo)體(complementary metal-oxide-semiconductor,CMOS)工藝相容，且全繞式柵極裝置的結(jié)構(gòu)使其得以高度微縮而同時(shí)維持柵極控制以及減緩短通道效應(yīng)。在常規(guī)工藝中，全繞式柵極以堆疊納米片(nanosheet)的組態(tài)提供通道。整合在堆疊納米片周圍制造全繞式柵極部件的步驟是有難度的。例如，就常規(guī)而言，在全繞式柵極工藝流程中，形成外延(epitaxial)堆疊之前會(huì)于基板中進(jìn)行抗擊穿(anti-punch-through,APT)布植(implantation)。然而，外延成長半導(dǎo)體鰭片(fin)時(shí)，雜質(zhì)摻質(zhì)從抗擊穿層非所欲的擴(kuò)散會(huì)造成晶格錯(cuò)位(lattice dislocation)。再者，在全繞式柵極工藝流程中，形成內(nèi)間隔物(inner spacer)是一項(xiàng)重要的工藝，可減少電容值(capacitance)并防止柵極堆疊與源極/漏極區(qū)之間的漏電流(leakage)。然而，雜質(zhì)摻質(zhì)從抗擊穿層不一致的擴(kuò)散會(huì)造成內(nèi)間隔物失準(zhǔn)(misalignment)，進(jìn)而于全繞式柵極裝置導(dǎo)入不均勻性(non-uniformity)且可衰減集成芯片的性能。因此，雖然目前的方法已在許多方面符合需求，但關(guān)于制得裝置的性能的難題并非在所有方面皆令人滿意。

發(fā)明內(nèi)容

本發(fā)明實(shí)施例提供一種半導(dǎo)體裝置的制造方法。半導(dǎo)體裝置的制造方法包括提供半導(dǎo)體基板；從半導(dǎo)體基板的頂表面外延成長阻擋層(blocking layer)，其中阻擋層具有與半導(dǎo)體基板不同的晶格常數(shù)(lattice constant)；于阻擋層之上外延成長半導(dǎo)體層；圖案化半導(dǎo)體層，以形成半導(dǎo)體鰭片(fin)，其中阻擋層位于半導(dǎo)體鰭片之下；形成與半導(dǎo)體鰭片接觸的源極/漏極部件(feature)；以及形成齒合(engaging)半導(dǎo)體鰭片的柵極結(jié)構(gòu)。

本發(fā)明實(shí)施例亦提供一種多柵極裝置的制造方法。多柵極裝置的制造方法包括提供半導(dǎo)體基板；形成與半導(dǎo)體基板接觸的阻擋層，其中阻擋層具有大于半導(dǎo)體基板的阻抗性；形成與阻擋層接觸的緩沖層，其中緩沖層具有小于阻擋層的阻抗性；于緩沖層之上形成多個(gè)半導(dǎo)體納米片；形成與半導(dǎo)體納米片接觸的外延源極/漏極部件；以及形成包覆各個(gè)半導(dǎo)體納米片的柵極結(jié)構(gòu)。

本發(fā)明實(shí)施例亦提供一種半導(dǎo)體裝置。半導(dǎo)體裝置包括半導(dǎo)體基板；阻擋層，設(shè)置于半導(dǎo)體基板之上；緩沖層，設(shè)置于阻擋層之上；多個(gè)半導(dǎo)體納米片，設(shè)置于緩沖層之上；源極/漏極部件，抵接于半導(dǎo)體納米片；柵極堆疊，包覆各個(gè)半導(dǎo)體納米片；以及內(nèi)間隔物，夾設(shè)于源極/漏極部件與柵極堆疊之間。

附圖說明