[發(fā)明專利]一種實(shí)現(xiàn)低速串行數(shù)據(jù)比特速率自動(dòng)測(cè)量的方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202010972045.0
• 申請(qǐng)日: 2020-09-16
• 公開（公告）號(hào): CN112118028A
• 公開（公告）日: 2020-12-22
• 發(fā)明（設(shè)計(jì)）人: 李斌;張曉峰
• 申請(qǐng)（專利權(quán)）人: 天津光電通信技術(shù)有限公司
• 主分類號(hào): H04B3/46
• 分類號(hào): H04B3/46
• 代理公司: 天津中環(huán)專利商標(biāo)代理有限公司 12105
• 代理人: 王鳳英

本發(fā)明公開了一種實(shí)現(xiàn)低速串行數(shù)據(jù)比特速率自動(dòng)測(cè)量的方法。該方法將接入的輸入數(shù)據(jù)經(jīng)過去抖模塊將輸入數(shù)據(jù)的毛刺或抖動(dòng)濾除，經(jīng)過比特寬度識(shí)別模塊對(duì)輸入串行數(shù)據(jù)的比特寬度進(jìn)行動(dòng)態(tài)自動(dòng)測(cè)量識(shí)別，基于識(shí)別的比特寬度利用比特計(jì)數(shù)累加模塊對(duì)數(shù)據(jù)沿進(jìn)行累加計(jì)數(shù)，利用時(shí)鐘周期計(jì)數(shù)累加模塊對(duì)主時(shí)鐘進(jìn)行累加計(jì)數(shù)，若比特寬度識(shí)別模塊動(dòng)態(tài)識(shí)別出了新的比特寬度，則復(fù)位，比特累加計(jì)數(shù)結(jié)果和時(shí)鐘累加計(jì)數(shù)結(jié)果采用結(jié)果計(jì)算模塊即可計(jì)算出測(cè)量結(jié)果并輸出。本方法實(shí)現(xiàn)了基于FPGA對(duì)低速串行數(shù)據(jù)比特速率自動(dòng)測(cè)量，并在較短的時(shí)間內(nèi)即可取得優(yōu)于一般的時(shí)鐘頻率誤差的精度。可實(shí)現(xiàn)設(shè)備對(duì)未知比特速率接入低速串行數(shù)據(jù)的實(shí)時(shí)速率監(jiān)控測(cè)量。

技術(shù)領(lǐng)域

本發(fā)明涉及通信領(lǐng)域，尤其是涉及一種實(shí)現(xiàn)低速串行數(shù)據(jù)比特速率自動(dòng)測(cè)量的方法；具體涉及到低速數(shù)字串行通信信號(hào)的比特速率自動(dòng)測(cè)量。

背景技術(shù)

當(dāng)通信設(shè)備接入某種低速（10Mbps以下）數(shù)字串行信號(hào)（比如RS232串口、E1等）時(shí)，如果接入信號(hào)的比特速率是未知的，則需要設(shè)備對(duì)接入信號(hào)的比特速率進(jìn)行自動(dòng)測(cè)量。現(xiàn)有的技術(shù)通常都需要接收端與發(fā)送端協(xié)商確定某一類通信協(xié)議（比如確定是串口通信），然后才能協(xié)商其比特速率，對(duì)協(xié)議的依賴使得其泛用性和普適性不強(qiáng)，不能接入任意的未知協(xié)議的低速數(shù)字串行信號(hào)。

發(fā)明內(nèi)容

本發(fā)明的目的就是要解決上述現(xiàn)實(shí)應(yīng)用中存在的問題，提供一種實(shí)現(xiàn)低速串行數(shù)據(jù)比特速率自動(dòng)測(cè)量的方法。

本發(fā)明采取的技術(shù)方案是：一種實(shí)現(xiàn)低速串行數(shù)據(jù)比特速率自動(dòng)測(cè)量的方法，其特征在于，所述方法是將接入的低速串行輸入數(shù)據(jù)首先經(jīng)過去抖模塊將輸入數(shù)據(jù)的毛刺或抖動(dòng)濾除，然后經(jīng)過比特寬度識(shí)別模塊對(duì)輸入串行數(shù)據(jù)的比特寬度進(jìn)行動(dòng)態(tài)自動(dòng)測(cè)量識(shí)別，基于識(shí)別的比特寬度利用比特計(jì)數(shù)累加模塊對(duì)數(shù)據(jù)沿進(jìn)行累加計(jì)數(shù)，同時(shí)利用時(shí)鐘周期計(jì)數(shù)累加模塊對(duì)不小于100MHz主時(shí)鐘進(jìn)行累加計(jì)數(shù)，若比特寬度識(shí)別模塊動(dòng)態(tài)識(shí)別出了新的比特寬度，則復(fù)位比特計(jì)數(shù)累加模塊和時(shí)鐘周期計(jì)數(shù)累加模塊，基于比特累加計(jì)數(shù)結(jié)果和時(shí)鐘累加計(jì)數(shù)結(jié)果采用結(jié)果計(jì)算模塊即可計(jì)算出測(cè)量結(jié)果并輸出。

所述方法具體步驟如下：

一、首先對(duì)低速串行輸入數(shù)據(jù)進(jìn)行去抖處理，經(jīng)過去抖模塊將低速串行輸入數(shù)據(jù)中的毛刺抖動(dòng)濾除；去抖模塊首先用主時(shí)鐘對(duì)低速串行輸入數(shù)據(jù)進(jìn)行多級(jí)級(jí)聯(lián)寄存器采樣，并判斷低速串行輸入數(shù)據(jù)變化的數(shù)據(jù)沿，若相鄰兩個(gè)數(shù)據(jù)沿變化小于兩個(gè)時(shí)鐘周期則判定為毛刺并將之濾除，即在該處保持?jǐn)?shù)據(jù)高低不變并輸出給比特寬度識(shí)別模塊；若相鄰兩個(gè)數(shù)據(jù)沿變化不小于兩個(gè)時(shí)鐘周期則判定為正常數(shù)據(jù)不做處理透?jìng)鹘o比特寬度識(shí)別模塊。

二、比特寬度識(shí)別模塊對(duì)數(shù)據(jù)的比特寬度進(jìn)行動(dòng)態(tài)自動(dòng)識(shí)別，首先動(dòng)態(tài)識(shí)別最小的數(shù)據(jù)沿變化周期，若動(dòng)態(tài)發(fā)現(xiàn)了新的最小數(shù)據(jù)沿變化周期則輸出復(fù)位信號(hào)給到比特計(jì)數(shù)累加模塊和時(shí)鐘周期計(jì)數(shù)累加模塊，并將當(dāng)前識(shí)別的比特寬度輸出給比特計(jì)數(shù)累加模塊。

三、比特計(jì)數(shù)累加模塊對(duì)輸入數(shù)據(jù)沿進(jìn)行分析，識(shí)別出相鄰兩個(gè)數(shù)據(jù)沿之間是幾個(gè)比特寬度即判斷為幾個(gè)比特?cái)?shù)量，并將比特?cái)?shù)量進(jìn)行累加計(jì)數(shù)，若收到復(fù)位信號(hào)則證明前級(jí)比特寬度識(shí)別模塊動(dòng)態(tài)識(shí)別到了新的比特寬度，因此需要將累加計(jì)數(shù)進(jìn)行復(fù)位清零后重新開始累加，累加計(jì)數(shù)結(jié)果輸出給結(jié)果計(jì)算輸出模塊。

四、時(shí)鐘周期計(jì)數(shù)累加模塊對(duì)時(shí)鐘的周期進(jìn)行計(jì)數(shù)，即每個(gè)時(shí)鐘上升沿都將累加計(jì)數(shù)加一，若收到復(fù)位信號(hào)則證明前級(jí)比特寬度識(shí)別模塊動(dòng)態(tài)識(shí)別到了新的比特寬度，因此需要將累加計(jì)數(shù)進(jìn)行復(fù)位清零后重新開始累加，累加計(jì)數(shù)結(jié)果輸出給結(jié)果計(jì)算輸出模塊。

五、結(jié)果計(jì)算輸出模塊將收到的比特累加計(jì)數(shù)結(jié)果和時(shí)鐘累加計(jì)數(shù)結(jié)果及給定不變的主時(shí)鐘頻率進(jìn)行運(yùn)算得到最終的測(cè)量結(jié)果，計(jì)算公式為：輸入數(shù)據(jù)比特速率測(cè)量結(jié)果=主時(shí)鐘頻率×比特累加計(jì)數(shù)結(jié)果÷時(shí)鐘累加計(jì)數(shù)結(jié)果；

其中：輸入數(shù)據(jù)比特速率測(cè)量結(jié)果單位bps；主時(shí)鐘頻率單位Hz。