[發明專利]一種針對規格化浮點數的誤差無偏近似乘法器及其實現方法

有效

• 申請號: 202010969041.7
• 申請日: 2020-09-15
• 公開（公告）號: CN111930342B
• 公開（公告）日: 2021-01-19
• 發明（設計）人: 卓成;陳闖濤;楊森
• 申請（專利權）人: 浙江大學
• 主分類號: G06F7/523
• 分類號: G06F7/523
• 代理公司: 杭州求是專利事務所有限公司 33200
• 代理人: 劉靜

本發明公開了一種針對規格化浮點數的誤差無偏近似乘法器及其實現方法，誤差無偏近似乘法器包括符號與指數位模塊、尾數近似模塊和規格化模塊；符號與指數位模塊處理浮點數的符號運算和指數位運算；尾數近似模塊通過多級誤差修正模塊的結果求和得到不同精度要求下的尾數近似結果；規格化模塊根據尾數的運算結果對指數位進行調整，同時處理指數位溢出的情況，得到最終的乘積結果。本發明針對IEEE 754標準下規格化浮點數的乘法運算，在可控制精度等級的情況下，誤差分布無偏，同時有明顯的面積、速度、能效提升；適用于圖像處理、機器學習等應用。

技術領域

本發明涉及低功耗設計、近似計算、圖像處理、機器學習等工程技術領域，特別涉及一種針對規格化浮點數的誤差無偏近似乘法器及其實現方法。

背景技術

隨著物聯網的設備的快速發展，智能移動和可穿戴設備的功耗成為了限制視頻圖像處理等計算密集型應用效果的因素之一。乘法是視頻圖像處理、卷積神經網絡等應用中的關鍵操作，同時也是降低功耗的關鍵。特定應用如多媒體處理、神經網絡具有對于誤差的容忍特性，這意味著計算過程中的近似對于結果的影響很小，利用這些特性，可以在降低乘法器精度的情況下大幅降低功耗、面積同時提高速度。

近年來，近似乘法器的研究多針對于近似電路模塊的設計，如近似的乘法或加法模塊，通過重新設計加法模塊的邏輯電路以簡化電路的復雜度，如以近似的4-2 、15-4Compressors模塊替代原有的加法電路，另外，Parag Kulkarni等人提出2×2近似乘法器，使用3 bit來表示乘法結果（誤差概率1/16)，利用該近似乘法器生成修正誤差，并通過添加移位來建立更大位寬的乘法器。這些近似乘法器由于其固定的邏輯設計無法做到精度的調節，并且一般平均誤差較大。

其他的近似方法如DRUM乘法器，其通過截取為k長度的尾數，以該部分尾數的乘法結果近似尾數的乘積，通過調節k的值可調節結果精度，在截取尾數后補1使得結果誤差無偏。CFPU，RMAC是針對于浮點數的近似乘法器，兩者采用近似和精確乘法器混合的方法，當近似計算無法達到誤差要求時采用精確乘法計算，兩者誤差要求的閾值可以調整但是無法調整近似部分的精度。以上三種近似乘法器仍需要精確乘法器的參與。ApproxLP通過以輸入的線性迭代操作替換非線性的乘法操作，在不依賴精確乘法器的同時做到了實時精度調節的能力。相對于之前的乘法器在精度、面積等方面均有所提升，但是其缺少嚴格的理論支持和一般性的設計方法，這使得其線性迭代方法的精度無法達到最優化。

綜上，提供一種用于低誤差、低面積、低功耗的近似乘法器的一般性設計方法對于智能移動和可穿戴設備的發展十分關鍵。

發明內容

本發明的目的在于針對目前近似乘法器能效的現有技術的不足，提供了一種針對規格化浮點數的誤差無偏近似乘法器及其實現方法，理論分析表明，以均方絕對誤差為標準，該近似乘法器的線性誤差迭代方法具有理論最優性，具有相對誤差小、誤差分布無偏、面積開銷小、計算速度快，功耗小的優點。

本發明的目的是通過以下技術方案來實現的：一種針對規格化浮點數的誤差無偏近似乘法器，所述誤差無偏近似乘法器包括符號與指數位模塊、尾數近似模塊和規格化模塊；

所述符號與指數位模塊將輸入的規格化浮點數的符號位做異或處理，對指數位做加法操作并減去偏移量，其中為n指數位的位數；