[發明專利]一種提高CHSI接收數據可靠性的FPGA抗干擾處理方法

有效

• 申請號: 202010966570.1
• 申請日: 2020-09-15
• 公開（公告）號: CN112073152B
• 公開（公告）日: 2022-06-24
• 發明（設計）人: 李建秋;王愛國;李正勇;張江
• 申請（專利權）人: 四川九洲空管科技有限責任公司
• 主分類號: H04L1/00
• 分類號: H04L1/00;H04L69/22
• 代理公司: 成都九鼎天元知識產權代理有限公司 51214
• 代理人: 陳法君

本發明公開了一種提高CHSI接收數據可靠性的FPGA抗干擾處理方法，所述FPGA抗干擾處理方法至少包括：S1：將原始CHSI總線的TTL串行時鐘CLK、數據DATA輸入至FPGA；S2：由FPGA對輸入異步信號的同步處理；S3：完成對輸入數據去波形毛刺處理；S4：完成對波形突發錯位位置檢測；S5：完成自適應波形調整；S6：CHSI輸入數據采集；S7：對接收數據報文的CRC校驗；S8：數據報文的字頭及長度判斷。通過本方法提高了CHSI接收數據通信的可靠傳輸能力，解決現有技術中存在的接收抗干擾能力差，無法實時處理突發波形“錯位”和“毛刺”干擾而造成的誤碼率問題。

技術領域

本發明屬于數字信號處理領域，涉及一種FPGA數據處理方法，尤其涉及一種提高CHSI接收數據可靠性的FPGA抗干擾處理方法。

背景技術

國外相關通信技術標準中提出了CHSI(Crypto Host Serial Interface)串行總線通信方式，用于通信發送方和接收方之間的數據傳輸。其中CHSI總線包括CHSI發送總線和CHSI接收總線，每組總線都有TTL電平的時鐘CLK信號和數據DATA信號。

CHSI串行接口的實時傳輸率為16Mbit/S，主、從通信設備之間的數據報文的發送和接收分別通過兩組獨立的信號線進行獨立傳輸，每組信號線兩個，一個是時鐘線ClK，另外一個是數據線DATA；電氣特性為TTL電平。CHSI串行數據幀結構特點為，按整個數據幀從左到右的順序，首個字節表示數據包的路由，分為兩組，高位4比特表示信宿，低位4比特表示信源；第二個字節表示數據包標識，分為兩組，高位4比特表示消息類別，低位4比特表示消息編號；第三個字節表示消息內容長度，即從0至256個字節，消息長度是整數個字節；第四部分為消息內容字段，從0至256個字節，每個字節內部從左至右為Byte1(bit0…bit7)…Byte256(bit0…bit7)排列；最后兩個字節為CRC字段，選用的CRC校驗多項式為X16+X12+X5+1,占16比特。

在實際工程應用中，CHSI串行總線波形容易受到通信設備內部射頻信號或外部電磁信號干擾，導致如傳輸的時鐘CLK和數據DATA信號，容易產生毛刺和波形“錯位”等現象，導致信號幅度和相位突變等突發性傳輸錯誤的發生，使得傳輸不可靠。特別是當設備應用在復雜的電磁環境和人為干擾環境中時，信號的不可靠傳輸現象更加明顯，甚至直接導致通信失敗，嚴重影響了通信性能。

在現有的CHSI接收處理技術中，除加強對時鐘CLK和數據DATA信號的連接器接插可靠、供地性能、PCB布線等硬件方法處理外，在FPGA僅僅能消除“0變1”或“1變0”類型的毛刺，而且去掉毛刺的寬度不夠，僅僅能消除0至15.625ns范圍內的“毛刺”。

在現有的CHSI接收處理技術中，數據采樣主要依賴時鐘CLK和數據DATA之間的時序關系，沒有建立容錯機制，無法處理時鐘CLK和數據DATA波形突發性的“錯位”，導致通信失敗。

在現有的CHSI接收處理技術中，數據采樣后的接收判斷主要是采用CRC校驗，無數據報文字頭和長度判斷，即使出現錯誤，也沒有指示明確的錯誤類型。

發明內容

本發明的目的在于，為克服現有技術缺陷，提供了一種提高CHSI接收數據可靠性的FPGA抗干擾處理方法，通過本方法提高了CHSI接收數據通信的可靠傳輸能力，解決現有技術中存在的接收抗干擾能力差，無法實時處理突發波形“錯位”和“毛刺”干擾而造成的誤碼率問題。

本發明目的通過下述技術方案來實現：

一種提高CHSI接收數據可靠性的FPGA抗干擾處理方法，所述FPGA抗干擾處理方法至少包括：S1：將原始CHSI總線的TTL串行時鐘CLK、數據DATA輸入至FPGA；S2：由FPGA對輸入異步信號的同步處理；S3：完成對輸入數據去波形毛刺處理；S4：完成對波形突發錯位位置檢測；S5：完成自適應波形調整；S6：CHSI輸入數據采集；S7：對接收數據報文的CRC校驗；S8：數據報文的字頭及長度判斷。