[發明專利]一種提高CHSI接收數據可靠性的FPGA抗干擾處理方法

有效

• 申請號: 202010966570.1
• 申請日: 2020-09-15
• 公開（公告）號: CN112073152B
• 公開（公告）日: 2022-06-24
• 發明（設計）人: 李建秋;王愛國;李正勇;張江
• 申請（專利權）人: 四川九洲空管科技有限責任公司
• 主分類號: H04L1/00
• 分類號: H04L1/00;H04L69/22
• 代理公司: 成都九鼎天元知識產權代理有限公司 51214
• 代理人: 陳法君

1.一種提高CHSI接收數據可靠性的FPGA抗干擾處理方法，其特征在于，所述FPGA抗干擾處理方法至少包括：

S1：將原始CHSI總線的TTL串行時鐘CLK、數據DATA輸入至FPGA；

S2：由FPGA對輸入異步信號的同步處理；

S3：完成對輸入數據去波形毛刺處理；

所述步驟S3具體包括：

S31：FPGA采用128Mhz時鐘同步采樣串行16Mhz/s輸入的時鐘CLK、數據DATA信號，并做延時處理；

S32：波形反窄處理，對同步處理后的CLK時鐘和DATA數據信號波形，分別延遲3個128Mhz時鐘周期；將產生的CLK_r1、CLK_r2、CLK_r3；DATA_d1、DATA_d2、DATA_d3分別相與；

S33：波形展寬處理，對反窄后的CLK時鐘和DATA數據信號分別延遲3個128Mhz時鐘周期；將產生的CLK_zhai_r1、CLK_zhai_r2、CLK_zhai_r3、DATA_zhai_d1、DATA_zhai_d2、DATA_zhai_d3分別相或；

S34：波形再展寬處理，對步驟S33中展寬后的CLK時鐘和DATA數據信號波形分別延遲3個128Mhz時鐘周期；將產生的CLK_kuan1_r1、CLK_kuan1_r2、CLK_kuan1_r3、DATA_kuan1_d1、DATA_kuan1_d2、DATA_kuan1_d3分別相或；

S35：波形再反窄處理，對步驟S34中再展寬后的CLK時鐘和DATA數據信號分別延遲3個128Mhz時鐘周期，實現了CLK時鐘和DATA數據信號波形的第二次還原，將CLK_kuan2_r1、CLK_kuan2_r2、CLK_kuan2_r3、DATA_kuan2_d1、DATA_kuan2_d2、DATA_kuan2_d3，分別相與；

S4：完成對波形突發錯位位置檢測；

S41：對去掉毛刺處理后的CHSI時鐘CLK和數據DATA輸入波形，進行錯位標記計數，并分別延時14個128Mhz時鐘周期，并移位寄存波形，在標準中規定從CLK的第一個下降沿計數至Data的第一個下降沿計數值Count為6個128Mhz時鐘；

S42：確定錯位判決規則，

當步驟S41中的標志計數Count結果為1至5個128MHZ范圍，則表示數據DATA波形相對時鐘CLK波形左偏了對應的1至5個128Mhz的周期；

當步驟S41中的標志計數Count結果為7至11個128MHZ范圍，則表示數據DATA波形相對時鐘CLK波形右偏了對應的7至11個128Mhz的周期；

同時對輸入時鐘CLK和數據DATA分別進行13個128Mhz的周期的移位寄存；

S5：完成自適應波形調整；

所述步驟S5具體包括：

S51：根據錯位標志Count計數值和標準波形的時序對應關系，建立波形修正查找表；

S52：根據波形修正查找表，自適應調整時間CLK和數據DATA波形，并輸出至下一級進行數據采樣處理；

S6：CHSI輸入數據采集；

所述步驟S6具體包括：

S61：對通過自適應調整后形成的標準時鐘和數據波形，根據時鐘和數據的時序關系，對CLK延時3拍后，在延時第2拍時鐘的上升沿采集數據，保證在數據位波形的最中間位置；

S62：定義寄存器變量Buff，完成采集數據的存儲；

S7：對接收數據報文的CRC校驗；

S8：數據報文的字頭及長度判斷。

2.如權利要求1所述的提高CHSI接收數據可靠性的FPGA抗干擾處理方法，其特征在于，所述步驟S1具體包括：

S11：實時檢測時鐘CLK和數據DATA信號波形的狀態是否發生變化；

S12：根據標準中定義的CHSI輸入時鐘CLK和數據DATA的波形時序，在空閑態時，時鐘CLK和數據DATA的波形的邏輯電平均為1高電平，完成信號初始態的檢測。

3.如權利要求2所述的提高CHSI接收數據可靠性的FPGA抗干擾處理方法，其特征在于，所述步驟S2具體包括：

S21：FPGA中調用3個D觸發器；

S22：采用128Mhz時鐘分別對輸入的時鐘CLK和數據DATA信號進行延時3拍。