[發明專利]一種集成電路后仿真方法、裝置、電子設備及存儲介質

有效

• 申請號: 202010963765.0
• 申請日: 2020-09-14
• 公開（公告）號: CN112100952B
• 公開（公告）日: 2021-06-22
• 發明（設計）人: 代開勇;高紅莉;陳奎;張寧;潘于
• 申請（專利權）人: 海光信息技術股份有限公司
• 主分類號: G06F30/33
• 分類號: G06F30/33;G06F30/3312;G06F30/327
• 代理公司: 北京超凡宏宇專利代理事務所(特殊普通合伙) 11463
• 代理人: 蔣姍

本申請涉及一種集成電路后仿真方法、裝置、電子設備及存儲介質，屬于集成電路設計技術領域。該方法包括：獲取待進行后仿真的集成電路中頂層和各子模塊各自仿真所需的包括網表在內的仿真參數，其中，頂層和各個子模塊各自對應的網表彼此獨立且相互不同；針對每一個子模塊，利用該子模塊對應的仿真參數對該子模塊進行后仿真，得到對應的仿真結果，以及利用頂層對應的仿真參數對頂層進行后仿真，得到頂層的仿真結果。由于頂層和各個子模塊在進行后仿真時是基于各自獨立的網表進行的，通過將原有整體仿真進行拆分，拆分后各部分可以并行進行仿真，顯著提升芯片的后仿真速度，使得可以在芯片流片前充分驗證時序功能正確性，從而降低芯片成本。

技術領域

本申請屬于集成電路技術領域，具體涉及一種集成電路后仿真方法、裝置、電子設備及存儲介質。

背景技術

隨著微電子設計技術的發展，其電路設計的規模與邏輯復雜度也日益增加，導致集成電路設計工具所花費的時間越來越長，使得層次化設計流程應運而生。所謂層次化設計流程是指將整個設計對象劃分為多個子模塊來進行分層次設計，以便將龐大的工作量劃分成幾個部分同時展開設計，最后再將各個子模塊的設計與頂層聯合起來，以節省工具運行和修改所花費的時間。在設計的過程中，需要考慮各層次之間的關系，如頂層與各底層子模塊的關系、層次內部的優化等等，使得最終各個模塊達到其各自設計要求的同時，滿足頂層設計的要求。

其中，在集成電路的設計過程中，仿真與驗證是一個重要的環節，是檢查所涉及的電路是否符合要求必不可少的一環。仿真可以分為功能前仿真和時序后仿真，一個完整的電路設計過程，應該包括功能前仿真和時序后仿真兩個過程。功能前仿真是針對寄存器傳輸級(Register Transfer Level，RTL)的仿真，目標是分析電路的邏輯關系的正確性，仿真速度快。時序后仿真是門級網表的仿真，是將電路的門延遲參數和各種電路單元之間的連線情況考慮在內后進行仿真，其結果可以判斷時序是否正確，仿真的結果直接影響功耗評估，電壓降(IR drop)分析的準確性等。

針對時序后仿真，傳統的做法是將整個門級網表放到片上系統(System On Chip，SOC)的仿真環境去做仿真，仿真的時候讀入標準延時格式文件(Standard Delay Format，SDF)，修改部分SOC的仿真環境，通過施加激勵和監控網表的輸出和內部信號來判斷仿真是否正確。雖然該方法可以很好地處理中小規模的電路，但處理超大規模的仿真電路時，存在仿真時間長的問題，使得無法在芯片流片(Tape out)前提供快速信號數據庫(Fast SignalDatabase，FSDB)文件，以便進行精確的功耗評估和IR drop的分析，導致后端在實現的時候需要留有足夠的余量，間接影響到芯片的成本。

發明內容

鑒于此，本申請的目的在于提供一種集成電路后仿真方法、裝置、電子設備及存儲介質，以改善現有后仿真方法對大規模集成電路進行后仿真，存在仿真時間長的問題。

本申請的實施例是這樣實現的：

第一方面，本申請實施例提供了一種集成電路后仿真方法，包括：獲取待進行后仿真的集成電路中頂層和各子模塊各自仿真所需的包括網表在內的仿真參數，其中，頂層和各個子模塊各自對應的網表彼此獨立且相互不同；針對每一個子模塊，利用該子模塊對應的仿真參數對該子模塊進行后仿真，得到對應的仿真結果和快速信號數據庫FSDB文件，以及利用所述頂層對應的仿真參數對所述頂層進行后仿真，得到所述頂層的仿真結果和FSDB文件。本申請實施例中，在進行后仿真時，通過獲取頂層仿真所需的包括網表在內的仿真參數對頂層進行后仿真，以及獲取子模塊仿真所需的包括網表在內的仿真參數對該子模塊進行后仿真，由于頂層和各個子模塊在進行后仿真時是基于各自獨立的網表進行的(使得各子模塊和頂層可以并行進行仿真)，通過將原有整體仿真進行拆分，拆分后各部分可以并行進行仿真，顯著提升芯片的后仿真速度，縮短后仿真時間，使得可以在芯片流片前充分驗證時序功能正確性，并產生精確的FSDB文件用于后續流程分析，減少設計中預留的余量，從而降低芯片成本。