[發(fā)明專利]集成芯片結構和其形成方法以及形成多維集成芯片的方法

在審

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• 申請日: 2020-09-09
• 公開（公告）號: CN112750758A
• 公開（公告）日: 2021-05-04
• 發(fā)明（設計）人: 李昇展;周正賢;陳昇照;蔡正原;吳國銘
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/48;H01L23/528;H01L21/60
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

在一些實施例中，本公開涉及一種形成集成芯片結構的方法。可以通過在設置在第一半導體襯底的上表面上方的第一互連結構內形成多個互連層來執(zhí)行該方法。執(zhí)行邊緣修整工藝以沿著第一半導體襯底的周邊去除第一互連結構和第一半導體襯底的部分。邊緣修整工藝導致第一半導體襯底具有通過直接設置在第一半導體襯底上方的內側壁而耦合到上表面的凹進表面。在執(zhí)行邊緣修整工藝之后，在第一互連結構的側壁上形成介電保護層。本公開還涉及形成多維集成芯片的方法以及集成芯片結構。

技術領域

本發(fā)明的實施例涉及集成芯片結構和其形成方法以及形成多維集成芯片的方法。

背景技術

多維集成芯片是具有多個半導體管芯的集成芯片，多個半導體管芯彼此垂直堆疊并且通過延伸穿過一個或多個半導體管芯的襯底貫通孔(TSV)進行電連接。隨著光刻縮放變得越來越困難，多維集成芯片已經成為單管芯集成芯片(IC)的有吸引力的替代品。與單管芯IC相比，多維集成芯片提供許多優(yōu)勢，諸如占用面積小、相鄰管芯之間的互連更短、器件密度更高以及能夠將不同類型的半導體管芯(例如，存儲器、邏輯、MEMS等)集成為單個集成芯片結構。

發(fā)明內容

根據本發(fā)明的一個方面，提供了一種形成集成芯片結構的方法，包括：在設置在第一半導體襯底的上表面上方的第一互連結構內形成多個互連層；執(zhí)行邊緣修整工藝以沿著第一半導體襯底的周邊去除所述第一互連結構和所述第一半導體襯底的部分，其中，所述邊緣修整工藝導致所述第一半導體襯底具有通過直接設置在所述第一半導體襯底上方的內側壁耦接到所述上表面的凹進表面；以及在執(zhí)行所述邊緣修整工藝之后，在所述第一互連結構的側壁上形成介電保護層。

根據本發(fā)明的另一個方面，提供了一種形成多維集成芯片的方法，包括：在第一襯底的上表面上方的介電結構內形成多個互連層；將所述第一襯底接合到第二襯底，其中，在接合之后所述介電結構位于所述第一襯底與所述第二襯底之間；執(zhí)行邊緣修整工藝，以沿著所述第一襯底的周邊去除所述介電結構和所述第一襯底的部分；以及在執(zhí)行所述邊緣修整工藝之后，沿著所述介電結構和所述第一襯底的側壁形成介電保護層。

根據本發(fā)明的又一個方面，提供了一種集成芯片結構，包括：第一襯底，具有在中心區(qū)域內的上表面和在圍繞所述中心區(qū)域的凹進區(qū)域內的凹進表面，其中，所述凹進表面從所述中心區(qū)域橫向延伸到所述第一襯底的最外表面，并且垂直地位于第一襯底的相對于所述上表面的下表面之間；第一多個互連層，設置在所述上表面上的第一介電結構內；以及介電保護層，位于所述凹進表面上方并且沿著所述第一介電結構的側壁和沿著所述第一襯底的側壁。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發(fā)明的各個方面。應當注意，根據工業(yè)中的標準實踐，各個部件并非按比例繪制。事實上，為了清楚討論，各個部件的尺寸可以任意增大或減小。

圖1A至圖1B示出了具有介電保護層的集成芯片結構的一些實施例，介電保護層被配置為減輕由邊緣修整工藝導致的損壞。

圖2A至圖2D示出了具有介電保護層的多維集成芯片結構的一些實施例的截面圖。

圖3A至圖3B示出了具有介電保護層的多維集成芯片結構的一些附加的實施例的截面圖。

圖4A至圖4D示出了具有混合接合區(qū)域和介電保護層的多維集成芯片結構的一些實施例的截面圖。

圖5示出了具有介電接合區(qū)域和介電保護層的多維集成芯片結構的一些實施例的截面圖。

圖6至圖7示出了具有介電保護層的分割的集成芯片結構的一些實施例的截面圖。

圖8至圖12B示出了形成具有介電保護層的集成芯片結構的方法的一些實施例的截面圖，介電保護層被配置為減輕由邊緣修整工藝導致的損壞。

圖13示出了形成具有介電保護層的集成芯片結構的方法的一些實施例的流程圖。