[發(fā)明專利]基于FPGA的星載ADS-B接收機的信號處理模塊

有效

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• 申請日: 2020-09-09
• 公開（公告）號: CN112039578B
• 公開（公告）日: 2021-05-04
• 發(fā)明（設計）人: 張學軍;王子潤;簡鑫慧
• 申請（專利權）人: 北京航空航天大學
• 主分類號: H04L27/00
• 分類號: H04L27/00
• 代理公司: 重慶樂泰知識產權代理事務所(普通合伙) 50221
• 代理人: 袁茹坤

1.一種基于FPGA的星載ADS-B接收機的信號處理模塊，其特征在于，包括時鐘單元、ADC單元、數字下變頻單元、粗同步單元和單條信號譯碼單元；

所述時鐘單元用于給數字下變頻單元和粗同步單元提供第一時鐘信號，以及給數字下變頻單元、粗同步單元和單條信號譯碼單元提供第二時鐘信號；

所述ADC單元用于將接收機射頻通道送來的模擬中頻信號進行模數轉換后輸出數字中頻信號；

所述數字下變頻單元用于對ADC單元輸出的數字中頻信號采用相干形式的數字下變頻解調后輸出I路數據和Q路數據；

所述粗同步單元用于對I路數據和Q路數據進行同步檢測，確定同步到的信號段長度，并輸出與同步到的信號段對齊的粗同步時序信號，以及將數字下變頻單元送來的I路數據和Q路數據通過讀快寫慢的異步FIFO緩沖后輸出粗同步I路數據和粗同步Q路數據給單條信號譯碼單元；所述粗同步單元包括第一FIFO子模塊、第一平方求和子模塊、能量累積濾波器和FIFO讀信號控制模塊；所述第一FIFO子模塊包括兩個FIFO存儲器，分別用于接收數字下變頻單元輸出的I路數據和Q路數據，所述第一FIFO子模塊的兩個FIFO存儲器的寫控制端均連接高電平信號，寫時鐘端均連接第一時鐘信號，讀時鐘端均連接第二時鐘信號；所述第一平方求和子模塊用于將數字下變頻單元輸出的I路數據和Q路數據進行平方、求和后輸出；所述能量累積濾波器用于將第一平方求和子模塊輸出的信號轉化為信號能量和噪聲能量；所述FIFO讀信號控制模塊用于根據信號能量和噪聲能量產生粗同步時序信號，以及產生讀FIFO信號分別送給第一FIFO子模塊的兩個FIFO存儲器的讀控制端；

所述FIFO讀信號控制模塊包括寫FIFO計數器、信號能量最大值保持時間計數器、信號能量門限比較子模塊、信號能量最大值比較與緩存子模塊、能量緩存子模塊、信噪比計算子模塊和FIFO讀信號生成子模塊；所述信號能量門限比較子模塊用于預設一個能量門限值，并將信號能量值與能量門限值作比較；所述信號能量最大值比較與緩存子模塊用于在信號能量值大于能量門限值時，得出并緩存信號能量的最大值；所述信號能量最大值保持時間計數器用于在信號能量值大于能量門限值時，計算現信號能量最大值緩存值保持不變的時鐘周期數量；所述能量緩存子模塊用于緩存多個連續(xù)的時鐘周期內信號的能量值；所述信噪比計算子模塊用于結合信號能量最大值和噪聲能量計算信噪比，并確定同步到的信號段長度；所述FIFO讀信號生成子模塊用于產生與同步到的信號段對齊的粗同步時序信號，以及產生對應的FIFO讀信號；

所述單條信號譯碼單元用于對粗同步I路數據和粗同步Q路數據進行補償、精同步和解調處理后輸出，以作為信號處理模塊的輸出信號；所述單條信號譯碼單元包括第一頻偏及相偏補償模塊、精同步與下采樣模塊、第一解調模塊、第二頻偏及相偏補償模塊和第二解調模塊；

所述第一頻偏及相偏補償模塊用于計算粗同步I路數據和粗同步Q路數據的頻偏及相偏，并根據計算得到的頻偏及相偏對粗同步I路數據、粗同步Q路數據進行補償后輸出粗同步補償I路數據、粗同步補償Q路數據和粗同步補償時序信號；

所述精同步與下采樣模塊用于對粗同步補償I路數據、粗同步補償Q路數據和粗同步補償時序信號依次進行精同步和下采樣，產生精同步I路數據、精同步Q路數據和精同步時序信號；

所述第二頻偏及相偏補償模塊用于計算精同步I路數據、精同步Q路數據的頻偏及相偏，并根據計算得到的頻偏及相偏對精同步I路數據、精同步Q路數據進行補償，輸出精同步補償I路數據和精同步補償時序信號；

所述第二解調模塊設有根據ADS-B信號的每一位比特位錯誤經CRC校驗后產生的圖案生成的112行24列的錯誤圖樣RAM表格；所述第二解調模塊先根據精同步補償時序信號對精同步補償I路數據進行相干解調譯碼，并生成置信度矩陣，然后將譯碼結果通過CRC校驗，如果通過校驗則輸出譯碼結果，如果未通過校驗則緩存錯誤圖樣并進行冒泡排序獲得置信度最小的n位的索引，n為自然數，以置信度最小的n位的索引為地址在錯誤圖樣RAM表格中讀取相應的單個位的圖樣，對取出的單個位的錯誤圖樣進行組合異或，如果能找到一種組合的異或結果與CRC校驗的錯誤圖樣相同，則根據其索引翻轉譯碼結果相應的比特位的值，并輸出翻轉后的譯碼結果，否則，丟棄此次譯碼結果。