[發明專利]一種檢測MCU芯片抗EFT干擾能力的電路及方法

有效

• 申請號: 202010933410.7
• 申請日: 2020-09-08
• 公開（公告）號: CN112067926B
• 公開（公告）日: 2021-07-06
• 發明（設計）人: 劉紅俠;郭丹;李戰東;謝海武
• 申請（專利權）人: 西安電子科技大學
• 主分類號: G01R31/00
• 分類號: G01R31/00;G01R31/3181
• 代理公司: 陜西電子工業專利中心 61205
• 代理人: 田文英;王品華

1.一種檢測MCU芯片抗EFT干擾能力的電路，包括四個直流電壓源、七個電容、一個負載電阻；其特征在于，還包括EFT干擾信號源；所述EFT干擾信號源的陰極與第一直流電壓源V1的正極串聯，EFT干擾信號源的陽極分別與第一模擬電源端Pin1、第二模擬電源端Pin2相連，第一直流電壓源V1的負極接地；第一電容C1與第二電容C2并聯后跨接在EFT干擾信號源的陽極與第一直流電壓源V1的負極之間；第三電容C3跨接在降壓器飛電容端CAP1N與CAP1P之間；第四電容C4跨接在降壓器飛電容端CAP2N與CAP2P之間；負載電阻R1的一端與LDO輸出端OUT相連，負載電阻R1的另一端接地；第二直流電壓源V2與第五電容C5并聯，第二直流電壓源V2的正極與第三模擬電源端Pin3相連，第二直流電壓源V2的負極接地；第三直流電壓源V3與第六電容C6并聯，第三直流電壓源V3的正極與第一數字電源端Pin4相連，第三直流電壓源V3的負極接地；第四直流電壓源V4與第七電容C7并聯，第四直流電壓源V4的正極與第二數字電源端Pin5相連，第四直流電壓源V4的負極接地；模擬接地端GND1與數字接地端GND2、GND3分別接地。

2.根據權利要求1所述的一種檢測MCU芯片抗EFT干擾能力的電路，其特征在于，所述EFT干擾信號源的幅值取值范圍為[1,4]，其單位為千伏，瞬態掃描時間為1us。

3.根據權利要求1所述的一種檢測MCU芯片抗EFT干擾能力的電路，其特征在于，所述第一至第四直流電壓源V1、V2、V3、V4的取值范圍均為[1.74,3.6]，其單位為伏。

4.根據權利要求1所述的一種檢測MCU芯片抗EFT干擾能力的電路，其特征在于，所述電容C1、C2、C5、C6、C7的取值范圍均為[0.1,0.5]，其單位為uF；所述電容C3、C4的取值均為0.1，其單位為uF。

5.根據權利要求1所述的一種檢測MCU芯片抗EFT干擾能力的電路，其特征在于，所述負載電阻R1的取值范圍為[10,50]，其單位為Ω。