[發明專利]半導體結構及其制造方法

有效

• 申請號: 202010914382.4
• 申請日: 2020-09-03
• 公開（公告）號: CN111883520B
• 公開（公告）日: 2021-07-16
• 發明（設計）人: 劉峻
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L23/48;H01L23/498;H01L23/538;H01L21/48;H01L21/52;H01L23/488;H01L27/11551
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 杜娟;駱希聰

本發明涉及一種半導體結構及其制造方法，該制造方法包括：提供第一結構和第二結構，第一結構上形成有第一鍵合層，第一鍵合層包括暴露于第一鍵合層上表面的第一導電部位，第二結構上形成有第二鍵合層，第二鍵合層包括暴露于第二鍵合層上表面的第二導電部位；在第一導電部位上形成第一導電凸點，和/或，在第二導電部位上形成第二導電凸點；以及鍵合第一結構和第二結構，使第一鍵合層的上表面和第二鍵合層的上表面相互接觸并使第一導電部位對準第二導電部位。本發明可以克服晶圓間鍵合面不平整的問題，兼具了混合鍵合和2.5D封裝中硅通孔互連技術的優點，有利于進一步提高半導體器件的集成度，改善半導體器件的性能，并簡化工藝，降低成本。

技術領域

本發明涉及半導體領域，尤其涉及一種混合鍵合結構的半導體結構及其制造方法。

背景技術

隨著半導體器件的特征尺寸不斷減小，存儲容量的不斷增大，平面工藝和制造技術已經不能滿足半導體器件日益增長和變化的需求。三維(3D)器件架構可以解決一些平面半導體器件中的密度限制。

為了實現三維架構，可以堆疊半導體晶圓(wafer)或管芯(die)，并使用例如硅通孔(TSV，Through Silicon Via)或銅-銅(Cu-Cu)連接將堆疊起來的各層結構沿堆疊的方向互連起來，從而獲得更小的占用面積，并且可以降低器件的功率。

半導體集成電路中包含數量巨大的半導體元器件，其中包括各種功能器件，如處理器、邏輯器件、存儲器件等。在半導體器件的結構及其制造方法方面需要進行不斷的改進和探索，以更好的實現各種元器件之間的集成與互連。

發明內容

本發明所要解決的技術問題是提供一種有利于提高集成度、降低成本的半導體結構及其制造方法。

本發明為解決上述技術問題而采用的技術方案是一種半導體結構的制造方法，其特征在于，包括：提供第一結構和第二結構，所述第一結構上形成有第一鍵合層，所述第一鍵合層包括暴露于所述第一鍵合層上表面的第一導電部位，所述第二結構上形成有第二鍵合層，所述第二鍵合層包括暴露于所述第二鍵合層上表面的第二導電部位；在所述第一導電部位上形成第一導電凸點，和/或，在所述第二導電部位上形成第二導電凸點；以及鍵合所述第一結構和所述第二結構，使所述第一鍵合層的上表面和所述第二鍵合層的上表面相互接觸并使所述第一導電部位對準所述第二導電部位。

在本發明的一實施例中，所述第一導電部位包括第一導電觸點和第一導電區，所述第二導電部位包括第二導電觸點和第二導電區，所述第一導電區的關鍵尺寸大于所述第一導電觸點的關鍵尺寸，所述第二導電區的關鍵尺寸大于所述第二導電觸點的關鍵尺寸；所述在所述第一導電部位上形成第一導電凸點，包括：在所述第一導電區上形成第一導電凸點；所述在所述第二導電部位上形成第一導電凸點，包括：在所述第二導電區上形成第二導電凸點。

在本發明的一實施例中，所述第一鍵合層包括多個所述第一導電區，所述第二鍵合層包括多個所述第二導電區，所述第一導電區的數量和所述第二導電區的數量相同，多個所述第一導電區上的第一導電凸點和多個所述第二導電區上的第二導電凸點一一對應并彼此接觸。

在本發明的一實施例中，所述第一鍵合層包括多個所述第一導電觸點，所述第二鍵合層包括多個所述第二導電觸點，所述第一導電觸點的數量和所述第二導電觸點的數量相同，多個所述第一導電觸點和多個所述第二導電觸點一一對應并彼此接觸。

在本發明的一實施例中，所述第一鍵合層的上表面還包括第一介質層，所述第二鍵合層的上表面還包括第二介質層，鍵合所述第一結構和所述第二結構還包括，使所述第一介質層與所述第二介質層相互接觸。

在本發明的一實施例中，所述第一導電區和所述第二導電區是硅通孔。

在本發明的一實施例中，使所述第一導電部位對準所述第二導電部位包括：根據所述第一導電觸點和所述第二導電觸點進行光學對準。