[發(fā)明專利]一種高效的數(shù)字電路算法驗(yàn)證裝置

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• 申請(qǐng)?zhí)枺?/td>: 202010902796.5
• 申請(qǐng)日: 2020-09-01
• 公開（公告）號(hào): CN112001138A
• 公開（公告）日: 2020-11-27
• 發(fā)明（設(shè)計(jì)）人: 孫曉霞;張建偉
• 申請(qǐng)（專利權(quán)）人: 上海明矽微電子有限公司
• 主分類號(hào): G06F30/33
• 分類號(hào): G06F30/33;G06F11/36
• 代理公司: 暫無(wú)信息
• 代理人: 暫無(wú)信息

本發(fā)明裝置是為了改善數(shù)字電路的算法驗(yàn)證中的繁瑣和低效率，提出了一種高效的數(shù)字電路算法驗(yàn)證裝置。該驗(yàn)證平臺(tái)結(jié)合了systemverilog驗(yàn)證語(yǔ)言、算法工具M(jìn)atlab和自動(dòng)化運(yùn)行腳本Python，讓算法驗(yàn)證變得智能且高效。

技術(shù)領(lǐng)域

本發(fā)明屬于集成電路芯片設(shè)計(jì)技術(shù)領(lǐng)域。尤其涉及一種芯片驗(yàn)證系統(tǒng)及方法。

背景技術(shù)

芯片驗(yàn)證的目標(biāo)是什么？如果你認(rèn)為是“發(fā)現(xiàn)bug”，只是部分正確。驗(yàn)證的目標(biāo)是為了確保芯片已經(jīng)按照設(shè)計(jì)規(guī)范設(shè)計(jì)出一套特定的功能。也就是說(shuō)，設(shè)計(jì)是否已準(zhǔn)確地反映了設(shè)計(jì)規(guī)范。

驗(yàn)證者根據(jù)項(xiàng)目的不同，面臨的驗(yàn)證需求也是千差萬(wàn)別。因此需要采用不同的驗(yàn)證方法來(lái)實(shí)現(xiàn)驗(yàn)證模型。無(wú)論你是用簡(jiǎn)單的verilog搭建驗(yàn)證平臺(tái)，還是用復(fù)雜的UVM方法學(xué)，都不是簡(jiǎn)單地輸入激勵(lì)并通過(guò)簡(jiǎn)單地檢查波形輸出來(lái)確認(rèn)設(shè)計(jì)是否正確。

本發(fā)明針對(duì)算法驗(yàn)證的方法，闡述如何實(shí)現(xiàn)一種高效的數(shù)字電路算法驗(yàn)證裝置。如圖表1所示，原有的驗(yàn)證裝置非常簡(jiǎn)陋：基于verilog語(yǔ)言的tb.v(test bench) 產(chǎn)生時(shí)鐘信號(hào)和一些協(xié)議層的函數(shù)(task)；testcase.v調(diào)用tb.v中的task，把原始數(shù)據(jù)定向地輸入給設(shè)計(jì)DUT。驗(yàn)證工程師需要通過(guò)檢查環(huán)境產(chǎn)生的波形文件來(lái)確認(rèn)整個(gè)運(yùn)行過(guò)程中，DUT的中間步驟是否正確，不僅如此，大量測(cè)試帶來(lái)了大量編寫測(cè)試用例的煩惱，每次大量的運(yùn)算會(huì)給驗(yàn)證工程師帶來(lái)很多頭疼的事情……種種的弊端不一一贅述了。

因此算法驗(yàn)證要尋求方法來(lái)提高驗(yàn)證的效率和準(zhǔn)確度。用另外一種描述“解釋”設(shè)計(jì)，建立一套驗(yàn)證模型，達(dá)到一定程度的驗(yàn)證自動(dòng)化和場(chǎng)景隨機(jī)化。

當(dāng)前UVM被廣泛運(yùn)用到各種大型驗(yàn)證環(huán)境中，但是對(duì)于代碼量較少的設(shè)計(jì)，運(yùn)用UVM又有些“殺雞用牛刀”。因此如何基于verilog語(yǔ)言，對(duì)原有驗(yàn)證環(huán)境做最小的改動(dòng)，并利用各種“語(yǔ)言”工具來(lái)服務(wù)于驗(yàn)證工作，儼然可以成為創(chuàng)新點(diǎn)。

發(fā)明內(nèi)容

本發(fā)明提供的驗(yàn)證系統(tǒng)及方法，主要針對(duì)具有一定算法量的芯片設(shè)計(jì)，通俗地講，這個(gè)芯片是處理數(shù)據(jù)的，而不是處理協(xié)議層的。算法是非常復(fù)雜的，不僅需要結(jié)果正確，還需要確認(rèn)過(guò)程中間的正確性。因此如圖表2所示，我們提供一種高效的數(shù)字電路算法驗(yàn)證裝置：引入算法工具來(lái)代替人工的算法；用腳本工具來(lái)代替枯燥的test case生成過(guò)程；用自動(dòng)化檢測(cè)手段來(lái)代替繁瑣的波形檢測(cè)。

本發(fā)明電路裝置主要包含幾大部分：

1.數(shù)據(jù)源文本文件。簡(jiǎn)單來(lái)說(shuō)就是告訴設(shè)計(jì)DUT需要產(chǎn)生的最終數(shù)據(jù)結(jié)果。文本的格式要求沒(méi)有限制，只要確保可以被后續(xù)的工具識(shí)別，比如文本中的數(shù)據(jù)是16進(jìn)制還是10進(jìn)制的，是帶解釋功能的還是不帶的。這些都可以由用戶自定義。

2.編寫算法模型。用Matlab算法工具根據(jù)設(shè)計(jì)算法文檔，編寫一套完整的算法代碼。這個(gè)過(guò)程，需要嚴(yán)格按照算法文檔。同時(shí)也可以跟算法工程師確認(rèn)精度和一些模糊地帶。這是整個(gè)設(shè)計(jì)的核心。最終Matlab工具會(huì)把整套算法中的關(guān)鍵數(shù)據(jù)打印到另外一個(gè)文本文件中，以供測(cè)試平臺(tái)調(diào)用并與DUT的輸出結(jié)果做對(duì)比。文本的格式也要跟測(cè)試平臺(tái)一致，保證可以被讀取到準(zhǔn)確的數(shù)值。

3.自動(dòng)化腳本產(chǎn)生測(cè)試用例。用Python工具根據(jù)輸入的數(shù)據(jù)源文本文件，產(chǎn)生相應(yīng)的測(cè)試用例test_case.sv。因?yàn)樗惴y(cè)試涉及到大量的數(shù)據(jù)輸入輸出，所以用戶在腳本工具的幫助下，按照自定義的格式，就可以把用戶的數(shù)據(jù)源改編成一個(gè)漂亮的測(cè)試用例。而且以后每次修改數(shù)據(jù)源，也只需要簡(jiǎn)單地運(yùn)行腳本就可以修改測(cè)試用測(cè)。這樣就不用大費(fèi)周章地在一堆測(cè)試用例語(yǔ)句中尋找需要修改的地方了。

4.用SystemVerilog代替Verilog語(yǔ)言。Verilog語(yǔ)言畢竟是一種硬件描述語(yǔ)言，用來(lái)搭建驗(yàn)證平臺(tái)，會(huì)有很多的制約。而SystemVerilog更偏向于軟件思想，語(yǔ)言運(yùn)用上更加靈活多變，算法運(yùn)算符更簡(jiǎn)約。