[發明專利]半導體裝置結構的制造方法

在審

• 申請號: 202010896551.6
• 申請日: 2020-08-31
• 公開（公告）號: CN112447596A
• 公開（公告）日: 2021-03-05
• 發明（設計）人: 高偉智;江欣哲;簡妤珊;梁春昇;潘國華
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L27/088
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 聶慧荃;閆華

一種半導體裝置結構的制造方法，包括：在一鰭片結構的曝露表面上形成半導體襯墊層，上述鰭片結構延伸至設置于基板上的介電隔離結構上方；形成第一覆蓋層以橫向地圍繞半導體襯墊層的底部部分；在半導體襯墊層的上方部分上形成第二覆蓋層；以及退火其上具有半導體襯墊層、第一覆蓋層、以及第二覆蓋層的上述鰭片結構，上述退火將一摻雜物自半導體襯墊層驅使入上述鰭片結構，其中上述鰭片結構的底部部分中的摻雜濃度曲線，不同于上述鰭片結構的上方部分中的摻雜濃度曲線。

技術領域

本公開涉及一種半導體裝置，特別涉及一種具有一致的臨界電壓的半導體裝置。

背景技術

集成電路(integrated circuit,IC)工業已經歷了快速的成長。在IC發展的過程中，功能密度(functional density,例如：每單位芯片面積的互連裝置的數量)通常會增加，而幾何尺寸(例如：使用制造工藝所能產生的最小組件(或線路))則會縮小。這種微縮的過程通常會通過提高生產效率及降低相關成本來提供益處。這種微縮亦增加了IC工藝及制造上的復雜性，且為了實現這些進步，需要在IC工藝及制造方面有著類似的發展。

舉例來說，已經導入了多重柵極裝置，以通過增加柵極-通道耦合(gate-channelcoupling)、降低截止狀態(OFF-state)電流、以及降低短通道效應(short-channeleffect,SCE)的方式來改善柵極控制。這種多重柵極裝置的一個范例是鰭式場效晶體管(fin field effect transistor,FinFET)。典型的FinFET被制造成具有自基板延伸的垂直鰭片結構。舉例來說，通過蝕刻掉基板的硅層的一部分來形成鰭片結構。FinFET的通道被形成在鰭片結構中。在結構上方提供柵極(例如：圍繞著鰭片結構環繞)。在通道的多個側壁具有柵極可減少短通道效應，并允許更大的電流流動。

FinFET的設計并非不存在其自身的挑戰。舉例來說，當期望具有低臨界電壓以增加導通電流(on-state current,Ion)時，所具有的低臨界電壓會導致高漏電電流，包括不可忽視的截止狀態電流(Ioff)。因此，設計FinFET的目標之一是獲得一個臨界電壓，且此臨界電壓產生良好的Ion/Ioff比值。此外，FinFET中的臨界電壓并非在整個鰭片的整個高度都是定值──它會受到設計本身或制造工藝所引入的幾個因素的影響。舉例來說，FinFET的柵極在鰭片的頂部區域處與三個表面接觸，但卻僅與鰭片的剩余部分的兩個相對表面(例如：相對的側壁)接觸。此外，沿著鰭片的高度，它可能并未具有一致的形狀及寬度。除此之外，抗接面擊穿(anti-punch-through)摻雜物的分布以及源極/漏極特征亦會影響臨界電壓。如此一來，常會觀察到不均勻的臨界電壓分布。通常，鰭片的具有低于預期的臨界電壓的部分，會遭受高截止狀態電流密度，而鰭片的具有高于預期的臨界電壓的部分，則會遭受低導通電流密度。

因此，盡管現存的FinFET裝置一般而言已足以滿足其預期目的，但它們并非在各個方面都是令人滿意的。

發明內容

本公開實施例提供一種半導體裝置結構的制造方法，包括：形成一鰭片結構，上述鰭片結構延伸至設置于基板上的介電隔離結構上方；在上述鰭片結構的曝露表面上形成半導體襯墊層；在介電隔離結構上形成第一覆蓋層，第一覆蓋層橫向地圍繞半導體襯墊層的底部部分，半導體襯墊層的底部部分橫向地圍繞上述鰭片結構的底部部分；在半導體襯墊層的上方部分上形成第二覆蓋層，半導體襯墊層的上方部分橫向地圍繞上述鰭片結構的上方部分；以及退火其上具有半導體襯墊層、第一覆蓋層、以及第二覆蓋層的上述鰭片結構，以將一摻雜物自半導體襯墊層驅使入上述鰭片結構，其中上述鰭片結構的底部部分中的摻雜濃度曲線，不同于上述鰭片結構的上方部分中的摻雜濃度曲線。