[發明專利]半導體元件及其制作方法

在審

• 申請號: 202010893467.9
• 申請日: 2020-08-31
• 公開（公告）號: CN114121660A
• 公開（公告）日: 2022-03-01
• 發明（設計）人: 陳俊宇;黃柏霖;黃仲逸;林耿任;林鈺書
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/06;H01L29/08;H01L29/161;H01L29/78
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發公開一種半導體元件及其制作方法，其中該制作半導體元件的方法為，首先形成一柵極結構于一基底上，然后形成多個凹槽于柵極結構兩側，形成一緩沖層于該等凹槽內，形成一第一線性主體層設于該緩沖層上，形成一第二線性主體層于該第一線性主體層上，形成一主體層于該第二線性主體層上，再形成一遮蓋層于該主體層上。

技術領域

本發明涉及一種制作半導體元件的方法，尤其是涉及一種通過調整外延層中鍺濃度的分布來提升外延層平整度的方法。

背景技術

為了能增加半導體結構的載流子遷移率，可以選擇對于柵極通道施加壓縮應力或是伸張應力。舉例來說，若需要施加的是壓縮應力，現有技術常利用選擇性外延成長(selective epitaxial growth,SEG)技術于一硅基底內形成晶格排列與該硅基底相同的外延結構，例如硅鍺(silicon germanium,SiGe)外延結構。利用硅鍺外延結構的晶格常數(lattice constant)大于該硅基底晶格的特點，對P型金屬氧化物半導體晶體管的通道區產生應力，增加通道區的載流子遷移率(carrier mobility)，并用于增加金屬氧化物半導體晶體管的速度。反之，若是N型半導體晶體管則可選擇于硅基底內形成硅碳(siliconcarbide,SiC)外延結構，對柵極通道區產生伸張應力。

現今以外延成長方式形成外延層的晶體管過程中通常會先于柵極結構兩側形成凹槽，再利用外延成長制作工藝形成外延層于凹槽內。然而以外延成長方式所形成的外延層通常無法得到平整的表面輪廓并影響元件運作。因此，如何改良現有制作工藝技術以解決現有瓶頸即為現今一重要課題。

發明內容

本發明一實施例揭露一種制作半導體元件的方法。首先形成一柵極結構于一基底上，然后形成多個凹槽于柵極結構兩側，形成一緩沖層于該等凹槽內，形成一第一線性主體層設于該緩沖層上，形成一第二線性主體層于該第一線性主體層上，形成一主體層于該第二線性主體層上，再形成一遮蓋層于該主體層上。

本發明另一實施例揭露一種半導體元件，其包含一柵極結構設于基底上以及多個外延層設于柵極結構兩側，其中各該外延層包含一緩沖層、第一線性主體層設于該緩沖層上、一第二線性主體層設于第一線性主體層上以及一主體層設于第二線性主體層上。

附圖說明

圖1至圖5為本發明一實施例制作一半導體元件的方法示意圖。

主要元件符號說明

12:基底

14:柵極結構

16:柵極結構

18:柵極介電層

20:柵極材料層

22:硬掩模

24:間隙壁

26:輕摻雜漏極

28:凹槽

30:外延層

32:緩沖層

34:第一線性主體層

36:第二線性主體層

38:主體層

40:遮蓋層

42:源極/漏極區域

44:接觸洞蝕刻停止層

46:層間介電層

48:介質層

50:高介電常數介電層

52:功函數金屬層

54:低阻抗金屬層