[發明專利]半導體結構以及靜電放電保護電路

在審

• 申請號: 202010893194.8
• 申請日: 2020-08-31
• 公開（公告）號: CN114121932A
• 公開（公告）日: 2022-03-01
• 發明（設計）人: 林群祐;陳俊成;王文泰
• 申請（專利權）人: 創意電子股份有限公司;臺灣積體電路制造股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 徐金國

一種半導體結構以及靜電放電保護電路，半導體結構至少對應串聯耦接的一第一二極管以及一第二二極管。第一深井區位于基板之上。第一井區位于第一深井區之上。兩第二井區位于第一井區的兩側。第一摻雜區以及第二摻雜區位于第一井區之上。第一摻雜區與第二摻雜區之間配置有第一隔離區。第二深井區位于基板之上。第三井區位于第二深井區之上。兩第四井區位于第三井區的兩側。第三摻雜區以及第四摻雜區位于第三井區之上。第三摻雜區與第四摻雜區之間配置有第二隔離區。第二摻雜區連接第三摻雜區。借此，本揭示的半導體結構具有較小的寄生電容值且可適用于高速的應用中。

技術領域

本揭示中所述實施例內容是有關于一種半導體技術，特別關于一種形成二極管串的半導體結構以及具有此二極管串的靜電放電保護電路。

背景技術

隨著集成電路技術的發展，晶體管的尺寸越來越小。據此，晶體管的耐壓也越來越小。為避免靜電放電(electrostatic discharge，ESD)會對集成電路施加過度電性應力(electrical overstress，EOS)，一般會利用靜電放電保護電路來保護集成電路。

然而，現有技術中的靜電放電保護電路具有較大的寄生電容值，因此其不適用于高速的應用中。

發明內容

本揭示的一些實施方式是關于一種半導體結構。半導體結構至少對應一第一二極管以及一第二二極管且第一二極管與第二二極管串聯連接。半導體結構包含一第一深井區、一第一井區、兩第二井區、一第一摻雜區、一第二摻雜區、一第二深井區、一第三井區、兩第四井區、一第三摻雜區以及一第四摻雜區。第一深井區位于一基板之上。第一井區位于第一深井區之上。兩第二井區位于第一井區的兩側。第一摻雜區位于第一井區之上。第二摻雜區位于第一井區之上。第一摻雜區與第二摻雜區之間配置有一第一隔離區。第二深井區位于基板之上。第三井區位于第二深井區之上。兩第四井區位于第三井區的兩側。第三摻雜區位于第三井區之上。第四摻雜區位于第三井區之上。第三摻雜區與第四摻雜區之間配置有一第二隔離區。第二摻雜區連接第三摻雜區。

在一些實施例中，第一深井區、第二深井區、所述兩第二井區、第二摻雜區、所述兩第四井區以及第四摻雜區為N型。第一井區、第一摻雜區、第三井區以及第三摻雜區為P型。

在一些實施例中，半導體結構還包含一第五井區。第五井區位于所述兩第二井區中的一者與所述兩第四井區中的一者之間。第五井區為P型。

在一些實施例中，第二深井區分離于第一深井區。

在一些實施例中，基板包含一突出部，且突出部位于第二深井區與第一深井區之間。

本揭示的一些實施方式是關于一種靜電放電保護電路。靜電放電保護電路包含一第一二極管串。第一二極管串包含多個二極管。第一二極管串聯連接于一輸入/輸出端與一電源電壓之間。第一二極管串的半導體結構包含一第一深井區、一第一井區、兩第二井區、一第一摻雜區、一第二摻雜區、一第二深井區、一第三井區、兩第四井區、一第三摻雜區以及一第四摻雜區。第一深井區位于一基板之上。第一井區位于第一深井區之上。兩第二井區位于第一井區的兩側。第一摻雜區位于第一井區之上。第二摻雜區位于第一井區之上。第一摻雜區與第二摻雜區之間配置有一第一隔離區。第二深井區位于基板之上。第三井區位于第二深井區之上。兩第四井區位于第三井區的兩側。第三摻雜區位于第三井區之上。第四摻雜區位于第三井區之上。第三摻雜區與第四摻雜區之間配置有一第二隔離區。第二摻雜區連接第三摻雜區。當輸入/輸出端發生一第一靜電放電事件，一第一靜電放電電流流經第一二極管串。

在一些實施例中，第二深井區分離于第一深井區。

在一些實施例中，基板包含一突出部，且突出部位于第二深井區與第一深井區之間。

在一些實施例中，第一摻雜區為第一二極管串的陽極端，且第四摻雜區為第一二極管串的陰極端。