[發明專利]一種電源復位系統的架構及其電源復位方法

在審

• 申請號: 202010890363.2
• 申請日: 2020-08-29
• 公開（公告）號: CN111865279A
• 公開（公告）日: 2020-10-30
• 發明（設計）人: 許建超;孫添平;戴貴榮;戴慶田
• 申請（專利權）人: 深圳市愛協生科技有限公司
• 主分類號: H03K17/22
• 分類號: H03K17/22;H03K17/24
• 代理公司: 北京科家知識產權代理事務所(普通合伙) 11427
• 代理人: 宮建華

本發明公開了一種電源復位系統的架構及其電源復位方法，包括LPBGR、BGR、比較器、3輸入與門、POR、LV2HV電路、控制邏輯模塊、OSC、分頻器與延時電路、BUF和HV2LV電路，所述LPBGR的IBIAS_LP1端子與BGR的輸入端相連，LPBGR的POR_HV端子與BGR的輸入端相連，并連接到3輸入與門的輸入端；所述LPBGR的IBIAS_LP2端子連接到OSC端子的輸入端；LPBGR的VREF_LP端子與比較器的負極輸入端相連，BGR的輸出端與比較器的正極輸入端相連，并接VREF端子輸出。本發明提出的電源復位系統的架構及其電源復位方法，架構設計巧妙，控制合理，能夠在各種復雜的工作場景下提供穩定可靠的上電與掉電復位。

技術領域

本發明涉及到電源復位系統技術領域，特別涉及一種電源復位系統的架構及其電源復位方法。

背景技術

電復位電路(POR：Power On Reset)廣泛應用于各類SoC或MCU芯片中。一個電路系統剛剛上電的時候，電源電壓還沒有達到穩定狀態，此時芯片中的各個功能模塊，各個電路節點電壓或邏輯還沒有完全建立，處于未知狀態。從這種不確定的初始狀態開始運行，這是錯誤的，不可接受的。為了使芯片每次上電總是從一個明確的初始狀態開始運行，需要使用POR電路在上電初期產生一個復位信號，初始化整個芯片。

掉電的時候也需要復位控制，提前做出響應，關閉重要的模塊，存儲重要的數據，避免電源掉到過低而使系統混亂。這個功能稱為PDR(Power Down Reset)。上電復位和掉電復位統稱為電源復位。

然而單獨的一個POR/PDR電路是不夠的，是不能完成芯片復位這項任務的，需要一個系統才能可靠的完成這項工作。這個系統稱為電源復位系統，它不僅完成上電復位控制，還要完成掉電復位控制，以及其它一些控制。

然而比較遺憾的是，目前關于POR模塊級電路結構的文章或專利較多，但關于系統級的電源復位架構的公開文獻很少。

發明內容

本發明的目的在于提供一種電源復位系統的架構及其電源復位方法，架構設計巧妙，控制合理，能夠在各種復雜的工作場景下提供穩定可靠的上電與掉電復位，以解決上述背景技術中提出單獨的一個POR/PDR電路不能完成芯片復位的工作，需要一個系統才能可靠的完成這項工作的問題。

為實現上述目的，本發明提供如下技術方案：一種電源復位系統的架構，包括LPBGR、BGR、比較器、3輸入與門、POR、LV2HV電路、控制邏輯模塊、OSC、分頻器與延時電路、BUF和HV2LV電路，所述LPBGR的IBIAS_LP1端子與BGR的輸入端相連，LPBGR的POR_HV端子與BGR的輸入端相連，并連接到3輸入與門的輸入端；所述LPBGR的IBIAS_LP2端子連接到OSC端子的輸入端；LPBGR的VREF_LP端子與比較器的負極輸入端相連，BGR的輸出端與比較器的正極輸入端相連，并接VREF端子輸出；所述POR的輸出端連接到LV2HV電路的輸入端相連，LV2HV電路的輸出端與、3輸入與門的輸入端相連；所述3輸入與門的輸出端與控制邏輯模塊的輸入端相連，并連接到分頻器與延時電路的輸入端，控制邏輯模塊的輸出端與OSC的輸入端相連，OSC的輸出端與分頻器與延時電路的輸入端相連，分頻器與延時電路的輸出端連接到HV2LV電路的輸入端，并連接到控制邏輯模塊的輸入端以及連接到BUF的輸入端，BUF的輸出端接POC_HV端子輸出，HV2LV電路的輸出端接RST_LV端子輸出。

優選地，所述LPBGR是一個極低功耗，低電源電壓的基準電路，工作在VDD_HV電壓下。

優選地，所述BGR是一個大功耗，高性能的基準電路，工作在VDD_HV電壓下。

優選地，所述POR的工作電源是VDD_LV。

優選地，所述比較器用以比較VREF與VREF_LP的大小，產生BGR_VALID信號。

優選地，所述控制邏輯模塊用于產生OSC的使能。