[發明專利]一種電源復位系統的架構及其電源復位方法

在審

• 申請號: 202010890363.2
• 申請日: 2020-08-29
• 公開（公告）號: CN111865279A
• 公開（公告）日: 2020-10-30
• 發明（設計）人: 許建超;孫添平;戴貴榮;戴慶田
• 申請（專利權）人: 深圳市愛協生科技有限公司
• 主分類號: H03K17/22
• 分類號: H03K17/22;H03K17/24
• 代理公司: 北京科家知識產權代理事務所(普通合伙) 11427
• 代理人: 宮建華

1.一種電源復位系統的架構，其特征在于，包括LPBGR(1)、BGR(2)、比較器(3)、3輸入與門(4)、POR(5)、LV2HV電路(6)、控制邏輯模塊(7)、OSC(8)、分頻器與延時電路(9)、BUF(10)和HV2LV電路(11)，所述LPBGR(1)的IBIAS_LP1端子與BGR(2)的輸入端相連，LPBGR(1)的POR_HV端子與BGR(2)的輸入端相連，并連接到3輸入與門(4)的輸入端；所述LPBGR(1)的IBIAS_LP2端子連接到OSC(8)端子的輸入端；LPBGR(1)的VREF_LP端子與比較器(3)的負極輸入端相連，BGR(2)的輸出端與比較器(3)的正極輸入端相連，并接VREF端子輸出；所述POR(5)的輸出端連接到LV2HV電路(6)的輸入端相連，LV2HV電路(6)的輸出端與、3輸入與門(4)的輸入端相連；所述3輸入與門(4)的輸出端與控制邏輯模塊(7)的輸入端相連，并連接到分頻器與延時電路(9)的輸入端，控制邏輯模塊(7)的輸出端與OSC(8)的輸入端相連，OSC(8)的輸出端與分頻器與延時電路(9)的輸入端相連，分頻器與延時電路(9)的輸出端連接到HV2LV電路(11)的輸入端，并連接到控制邏輯模塊(7)的輸入端以及連接到BUF(10)的輸入端，BUF(10)的輸出端接POC_HV端子輸出，HV2LV電路(11)的輸出端接RST_LV端子輸出。

2.如權利要求1所述的一種電源復位系統的架構，其特征在于：所述LPBGR(1)是一個極低功耗，低電源電壓的基準電路，工作在VDD_HV電壓下。

3.如權利要求1所述的一種電源復位系統的架構，其特征在于：所述BGR(2)是一個大功耗，高性能的基準電路，工作在VDD_HV電壓下。

4.如權利要求1所述的一種電源復位系統的架構，其特征在于：所述POR(5)的工作電源是VDD_LV。

5.如權利要求1所述的一種電源復位系統的架構，其特征在于：所述比較器(3)用以比較VREF與VREF_LP的大小，產生BGR_VALID信號。

6.如權利要求1所述的一種電源復位系統的架構，其特征在于：所述控制邏輯模塊(7)用于產生OSC(8)的使能。

7.如權利要求1所述的一種電源復位系統的架構，其特征在于：所述分頻器與延時電路(9)用于對RST_SRC進行延時。

8.一種如權利要求1所述的電源復位系統的架構的電源復位方法，其特征在于，包括如下步驟：

S1：由LPBGR(1)產生電壓基準VREF_LP、電流基準IBIAS_LP，并且產生VDD_HV電壓域的上電/下電復位信號POR_HV，然后BGR(2)產生電壓基準VREF、電流基準IBIAS，采用LPBGR(1)給BGR(2)提供偏置電流，同時使用LPBGR(1)產生POR_HV信號作為BGR(2)的啟動觸發信號；

S2：LPBGR(1)產生電壓基準VREF_LP、電流基準IBIAS_LP，并且產生VDD_HV域的上電/下電復位信號POR_HV，POR(5)檢測VDD_LV，輸出POR_LV信號，通過LV2HV電路(6)轉到VDD_HV域，供后續的使用；同時比較器(3)比較VREF與VREF_LP的大小，從而產生BGR_VALID信號；

S3：控制邏輯產生OSC(8)的使能，控制邏輯有2個輸入：一個控制使能的產生，該輸入接RST_SRC；另一個輸入控制使能的關閉，該輸入接RST_HV信號；

S4：OSC(8)的偏置電流來自LPBGR(1)，使能由控制邏輯產生，輸出時鐘給分頻器與延時電路(9)，分頻器與延時電路(9)對RST_SRC進行延時，輸入為CLK和RST_SRC，輸出為延時后的復位信號，記為RST_HV，最后，經過BUF(10)產生POC_HV信號，經過HV2LV電路(11)產生給數字電路的復位信號RST_LV。