[發明專利]離線監控介電層沉積工藝對銅電阻的影響的方法

在審

• 申請號: 202010878030.8
• 申請日: 2020-08-27
• 公開（公告）號: CN112038250A
• 公開（公告）日: 2020-12-04
• 發明（設計）人: 魏想
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;H01L21/48
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 欒美潔

本發明公開了一種離線監控介電層沉積工藝對銅電阻的影響的方法，包括：步驟S1，在裸硅片上沉積保護層；步驟S2，在所述保護層的表面生長一銅層；步驟S3，利用化學機械研磨工藝對銅層進行減薄；步驟S4，測試研磨后的銅層電阻并作為前值電阻；步驟S5，將測試后的硅片進行待測試的介電層沉積工藝中的銅表面預處理步驟；步驟S6，測試預處理后硅片中的銅層電阻并作為后值電阻；步驟S7，后值電阻與前值電阻的差值即為介電層沉積工藝對銅電阻的影響量。本發明操作簡單，靈活性強，不但可以及時有效地進行晶圓的電性監控，還可以有效控制介電層沉積工藝的穩定性，而且最大化地避免介電層沉積工藝發生偏差時對產品的影響程度。

技術領域

本發明涉及半導體制造技術領域，特別屬于一種離線監控介電層沉積工藝對銅電阻的影響的方法。

背景技術

隨著集成電路制造工藝的發展，器件的關鍵尺寸越來越小，集成度越來越高，金屬互連線的線寬不斷地縮小，金屬互連線在整個電路中所占的面積和成本越來越高，金屬互連需要五至六層的布線，后端金屬互連對芯片工作的速度、功耗等影響也越來越大。

在后端金屬互連中，由于銅的低電阻率、抗電遷移能力強等特點，取代了鋁金屬，成為目前在半導體集成電路互聯層的制作中普遍采用的材料，而且成為了行業標準。在集成電路制造中，金屬銅作為主要的金屬層導線被廣泛應用于包括28nm、14nm以及7nm等各技術節點。

晶圓出廠前都要進行電性測試環節，每層金屬銅線的電容與電阻作為銅導線最關鍵的表征參數備受關注。眾所周知，影響金屬銅線容抗的相關因素有很多，如介電材料的介電常數、金屬銅導線的高度、關鍵尺寸以及電阻率等，而影響金屬銅電阻的相關因素也多種多樣，如金屬銅導線的高度、關鍵尺寸和金屬自身的電阻率，以及外在的銅預處理等因素。

而晶圓制造方在流片過程中一般只會在出貨前進行電性測試的監控，這就使得采用離線方式與在線方式對那些影響銅導線電性的工藝進行監控變得尤為重要，例如以在線方式量測薄膜厚度、光刻與刻蝕的關鍵尺寸、銅研磨后的銅厚度等，以及離線監控裸硅片薄膜厚度，離線監控銅自身性質，離線監控裸硅片化學機械研磨與光刻刻蝕，甚至可以監控薄膜的介電常數。但是，目前的電性測試監控卻忽略了在銅表面進行介電層沉積的工藝中所含步驟對銅電阻的影響。

發明內容

本發明要解決的技術問題是提供一種離線監控介電層沉積工藝對銅電阻的影響的方法，可以解決目前電性測試監控中無法監控介電層沉積工藝所含步驟對銅電阻造成的影響的問題。

為了解決上述問題，本發明提供的離線監控介電層沉積工藝對銅電阻的影響的方法，包括如下步驟：

步驟S1，在裸硅片上沉積保護層；

步驟S2，在所述保護層的表面生長一銅層；

步驟S3，利用化學機械研磨工藝對所述銅層進行減薄處理；

步驟S4，測試研磨后的銅層的電阻，并以測得的電阻值作為前值電阻；

步驟S5，將測試后的硅片進行待測試的介電層沉積工藝中的銅表面預處理步驟；

步驟S6，測試預處理后硅片中的銅層的電阻，并以測得的電阻值作為后值電阻；

步驟S7，所述后值電阻與所述前值電阻的差值即為介電層沉積工藝對銅電阻的影響量。

其中，所述介電層工藝中的銅表面預處理步驟包括氫氣或氦氣熱處理步驟、氨氣等離子體熱處理步驟、硅烷氣體熱處理步驟。

較佳地，在步驟S1中，所述氧化硅薄膜的厚度為600nm～800nm。

優選地，所述氧化硅薄膜的厚度為600nm。

較佳地，在步驟S2中，所述銅層的厚度為500nm～1000nm。

優選地，所述銅層的厚度為1000nm。