[發明專利]制造集成電路裝置的方法

在審

• 申請號: 202010878009.8
• 申請日: 2020-08-27
• 公開（公告）號: CN112599415A
• 公開（公告）日: 2021-04-02
• 發明（設計）人: 尹鉉喆;郭旻哲;金中熙;金芝希;樸容臣;黃晶鉉
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L21/308
• 分類號: H01L21/308;H01L21/027;H01L23/544;G03F7/20
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 趙南;張帆

為了制造集成電路裝置，在襯底上在用于形成多個芯片的第一區中和圍繞第一區的第二區中形成特征層。特征層在第二區中具有臺階差部分。在特征層上，形成包括彼此堆疊的多個硬掩模層的硬掩模結構。在第一區和第二區中，形成覆蓋硬掩模結構的保護層。在保護層上，形成光致抗蝕劑層。通過利用第二區中的臺階差部分作為對準標記將第一區中的光致抗蝕劑層曝光和顯影來形成光致抗蝕劑圖案。

相關申請的交叉引用

本申請要求于2019年10月1日在韓國知識產權局提交的韓國專利申請No.10-2019-0121726的優先權，該申請的公開以引用方式全部并入本文中。

技術領域

本發明構思涉及一種制造集成電路裝置的方法，更具體地，涉及一種能夠減少由集成電路裝置的制造工藝的光刻工藝中的返工導致的工藝缺陷的制造集成電路裝置的方法。

背景技術

近來，隨著集成電路裝置的尺寸縮減的快速進行，集成電路裝置的特征尺寸被細化，并且形成集成電路裝置的圖案中的每一個的線寬逐漸減小。因此，當同時形成用于集成電路裝置的具有各種形狀、尺寸和密度的圖案時，工藝難度增加。具體地，當由于在執行用于制造集成電路裝置的光刻工藝之后獲得的光致抗蝕劑圖案中出現缺陷而執行用于去除光致抗蝕劑圖案并形成新的光致抗蝕劑圖案的返工工藝時，有必要開發這樣的返工處理：其中，保留在襯底上的下結構、蝕刻層或硬掩模層不被返工氣氛損壞，并且可以穩定地執行返工工藝。

發明內容

本發明構思提供了一種制造集成電路裝置的方法，該集成電路裝置能夠提高通過穩定地執行返工工藝而形成的集成電路裝置的可靠性，其中，盡管由于在執行用于制造集成電路裝置的光刻工藝之后獲得的光致抗蝕劑圖案出現缺陷而執行用于去除光致抗蝕劑圖案并形成新的光致抗蝕劑圖案的返工工藝，但是留在襯底上的下結構、蝕刻層或硬掩模不被返工氣氛損壞。

根據本發明構思的一方面，提供了一種制造集成電路裝置的方法。在該方法中，在襯底上在用于形成多個芯片的第一區和圍繞第一區的第二區中形成特征層，特征層在第一區中具有平坦上表面，并且在第二區中具有臺階差部分。在第一區和第二區中，在特征層上，形成包括多個硬掩模層的硬掩模結構。在第一區和第二區中，形成覆蓋硬掩模結構的保護層，使得硬掩模結構不被暴露。在第一區和第二區中，在保護層上形成光致抗蝕劑層。通過使用第二區中的臺階差部分作為對準標記將第一區中的光致抗蝕劑層曝光和顯影來形成光致抗蝕劑圖案。通過使用第一區中的光致抗蝕劑圖案作為蝕刻掩模，蝕刻保護層和硬掩模結構。

根據本發明構思的一方面，提供了一種制造集成電路裝置的方法。在該方法中，在襯底上，形成覆蓋單元陣列區中的襯底的第一下結構和覆蓋劃道區中的襯底的第二下結構。形成覆蓋第一下結構和第二下結構并且在劃道區中具有臺階差部分的導電層。在單元陣列區和劃道區中的導電層上形成包括多個硬掩模層的硬掩模結構。形成覆蓋硬掩模結構的保護層，使得硬掩模結構在單元陣列區和劃道區中不被暴露。在單元陣列區和劃道區中的保護層上形成光致抗蝕劑層。通過使用劃道區中的臺階差部分作為對準標記將單元陣列區中的光致抗蝕劑層曝光和顯影來形成光致抗蝕劑圖案。通過使用單元陣列區中的光致抗蝕劑圖案作為蝕刻掩模來蝕刻保護層和硬掩模結構。