[發(fā)明專利]CMOS器件及其形成方法

在審

• 申請?zhí)枺?/td>: 202010872435.0
• 申請日: 2020-08-26
• 公開（公告）號: CN111785689A
• 公開（公告）日: 2020-10-16
• 發(fā)明（設(shè)計）人: 劉憲周
• 申請（專利權(quán)）人: 上海華虹宏力半導(dǎo)體制造有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092
• 代理公司: 上海思微知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31237
• 代理人: 曹廷廷

本發(fā)明提供了一種CMOS器件及其形成方法，包括：提供襯底，在襯底上形成第一阱區(qū)和第二阱區(qū)；在第一阱區(qū)和第二阱區(qū)上形成柵氧化層；在第一阱區(qū)的柵氧化層和所述第二阱區(qū)的柵氧化層上依次形成多晶硅層、保護(hù)層和硬掩膜層；刻蝕所述硬掩膜層、所述保護(hù)層和所述多晶硅層，形成分別位于所述第一阱區(qū)和所述第二阱區(qū)上方的多晶硅柵級；形成至少覆蓋所述多晶硅柵級側(cè)壁的側(cè)墻；以所述硬掩膜層為掩膜執(zhí)行漏極輕摻雜。在漏極輕摻雜(LDD)過程中所述多晶硅柵級的頂部有所述硬掩膜層和所述保護(hù)層的保護(hù)，所述多晶硅柵級的側(cè)壁有側(cè)墻的保護(hù)，使多晶硅柵級避免在LDD過程中穿透，提高CMOS器件的閾值電壓/漏電流(Vt/ID)一致性。

技術(shù)領(lǐng)域

本發(fā)明屬于集成電路制造技術(shù)領(lǐng)域，具體涉及一種CMOS器件及其形成方法。

背景技術(shù)

隨著半導(dǎo)體工業(yè)成為新興工業(yè)的主流，集成電路己發(fā)展成為單一晶粒可以容納數(shù)千萬個電晶體的超大型集成電路，而CMOS(Complementary Metal Oxide Semiconductor,互補金屬氧化物半導(dǎo)體)器件因其功耗低，集成度高，噪聲低，抗輻射能力強等優(yōu)點成為超大型集成電路中的主要工藝，但是傳統(tǒng)的CMOS器件工作的電源電壓較為單一，例如多數(shù)CMOS器件的電源電壓為5V，無法滿足電源的多樣化需求。因此，相關(guān)技術(shù)中提供了工作電壓不同的CMOS產(chǎn)品。

隨著集成電路工藝的不斷發(fā)展，CMOS器件的特征尺寸不斷縮小，同時，多晶硅柵極層的厚度隨之越來越薄。較薄多晶硅柵極層的主要目的是可以有更大的光刻或蝕刻工藝窗口。對于電源電壓為5V和1.2V/1.5V的雙柵工藝，為了提高5V漏極穿透電壓，通常需要增加漏極輕摻雜(LDD)擴(kuò)散離子注入劑量。但隨著多晶硅柵極層變薄，LDD過程中容易穿透多晶硅柵極層，因此CMOS器件的閾值電壓/漏電流(Vt/ID)一致性較差。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種CMOS器件的形成方法，有效保護(hù)多晶硅柵極層，使其避免在LDD過程中穿透，提高CMOS器件的閾值電壓/漏電流(Vt/ID)一致性。

本發(fā)明提供一種CMOS器件的形成方法，包括：

提供襯底，在所述襯底上形成第一阱區(qū)和第二阱區(qū)；

在所述第一阱區(qū)和所述第二阱區(qū)上形成柵氧化層，位于所述第一阱區(qū)的柵氧化層厚度小于位于所述第二阱區(qū)的柵氧化層厚度；

在所述第一阱區(qū)的柵氧化層和所述第二阱區(qū)的柵氧化層上依次形成多晶硅層、保護(hù)層和硬掩膜層；

刻蝕所述硬掩膜層、所述保護(hù)層和所述多晶硅層，形成分別位于所述第一阱區(qū)和所述第二阱區(qū)上方的多晶硅柵級；

形成至少覆蓋所述多晶硅柵級側(cè)壁的側(cè)墻；以及

以所述硬掩膜層為掩膜執(zhí)行漏極輕摻雜。

進(jìn)一步的，所述側(cè)墻通過沉積薄高溫氧化物膜形成。

進(jìn)一步的，以所述硬掩膜層為掩膜執(zhí)行源漏輕摻雜之后，還包括：

去除所述硬掩膜層。

進(jìn)一步的，形成所述多晶硅柵級之后，形成至少覆蓋所述多晶硅柵級側(cè)壁的所述側(cè)墻之前還包括：執(zhí)行快速熱氧化退火。

進(jìn)一步的，所述快速熱氧化退火工藝包括：在干燥O₂環(huán)境中，退火溫度范圍：1000℃～1200℃，退火時間30s～60s。

進(jìn)一步的，所述第一阱區(qū)上形成第一電壓晶體管，所述第二阱區(qū)上形成第二電壓晶體管，所述第一電壓小于所述第二電壓。

進(jìn)一步的，所述第一電壓包括：1.2V或1.5V；所述第二電壓包括：5V或12V。

本發(fā)明還提供一種CMOS器件，包括：