[發明專利]靜態隨機存取存儲器器件及其形成方法

在審

• 申請號: 202010869890.5
• 申請日: 2020-08-26
• 公開（公告）號: CN113140244A
• 公開（公告）日: 2021-07-20
• 發明（設計）人: 趙威丞;藤原英弘;林志宇
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G11C11/413
• 分類號: G11C11/413;G11C11/41;G11C11/416
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

靜態隨機存取存儲器(SRAM)器件包括第一存儲器陣列，該第一存儲器陣列包括多個存儲器單元，每個存儲器單元包括連接至位線的具有第一閾值電壓的第一傳輸門晶體管。SRAM器件還包括第二存儲器陣列，該第二存儲器陣列包括多個存儲器單元，每個存儲器單元包括連接至位線的具有第二閾值電壓的第二傳輸門晶體管。SRAM器件還包括連接至位線的外圍輸入輸出電路。SRAM器件還包括寫入電流跟蹤單元的列，每個跟蹤單元設置在第一存儲器陣列和第二存儲器陣列的行內，其中第一存儲器陣列位于外圍輸入輸出電路和第二存儲器陣列之間。本發明的實施例還涉及形成靜態隨機存取存儲器器件的方法。

技術領域

本發明的實施例涉及靜態隨機存取存儲器器件及其形成方法。

背景技術

通常類型的集成電路存儲器是靜態隨機存取存儲器(SRAM)器件。典型的SRAM存儲器器件具有存儲器單元的陣列。在一些示例中，每個存儲器單元使用連接在上參考電位和下參考電位(通常為接地)之間的六個晶體管，使得兩個存儲節點之一可以由要存儲的信息占據，而互補信息則存儲在另一個存儲節點處。SRAM單元中的每個位都存儲在其中的四個晶體管中，這四個晶體管形成兩個交叉耦合的反相器。其他兩個晶體管連接至存儲器單元字線，以通過選擇性地將單元連接至其位線來控制在讀取和寫入操作期間對存儲器單元的存取。當字線被使能時，連接至位線的感測放大器感測并輸出所存儲的信息。當處理存儲器單元數據時，經常使用連接至位線的輸入/輸出(I/O)電路。這樣的電路通常位于存儲器單元的陣列的區域的外部和外圍的外圍區。與距離存儲器陣列中的I/O電路較近的存儲器單元相比，距離I/O電路較遠的存儲器單元在存儲器陣列的位線上存在較大的電壓降，導致較低的寫入電流和寫入這些單元的難度。

發明內容

本發明的實施例提供了一種靜態隨機存取存儲器(SRAM)器件，包括：第一存儲器陣列，包括多個存儲器單元，每個存儲器單元包括連接至位線的具有第一閾值電壓的第一傳輸門晶體管；第二存儲器陣列，包括多個存儲器單元，每個存儲器單元包括連接至所述位線的具有第二閾值電壓的第二傳輸門晶體管；以及外圍輸入輸出(I/O)電路，連接至所述位線；其中，所述第一存儲器陣列位于所述外圍輸入輸出電路和所述第二存儲器陣列之間。

本發明的另一實施例提供了一種靜態隨機存取存儲器(SRAM)器件，包括：第一存儲器陣列，包括連接至位線的多個存儲器單元，所述多個存儲器單元中的每個具有第一閾值電壓；第二存儲器陣列，包括連接至所述位線的多個存儲器單元，所述多個存儲器單元中的每個具有第二閾值電壓；外圍輸入輸出(I/O)電路，連接至所述位線；寫入電流跟蹤單元的列，每個跟蹤單元設置在所述第一存儲器陣列和所述第二存儲器陣列的行內；其中，所述第一存儲器陣列位于所述外圍輸入輸出電路和所述第二存儲器陣列之間。

本發明的又一實施例提供了一種形成靜態隨機存取存儲器(SRAM)器件的方法，包括：提供包括多個存儲器單元的第一存儲器陣列，每個存儲器單元包括具有第一閾值電壓的第一傳輸門晶體管；提供包括多個存儲器單元的第二存儲器陣列，每個存儲器單元包括具有第二閾值電壓的第二傳輸門晶體管；將所述第一傳輸門晶體管耦合至位線，并且將所述第二傳輸門晶體管耦合至所述位線；將外圍輸入輸出(I/O)電路耦合至所述位線，其中，所述第一存儲器陣列位于所述外圍輸入輸出電路和所述第二存儲器陣列之間；以及提供寫入電流跟蹤單元的列，所述寫入電流跟蹤單元包括設置在所述第一存儲器陣列的行內并且具有第一跟蹤閾值電壓的第一跟蹤單元以及設置在所述第二存儲器陣列的行內并且具有第二跟蹤閾值電壓的第二跟蹤單元。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1是示出根據一些實施例的存儲器器件的示例的框圖。

圖2是示出根據一些實施例的示例存儲器單元的電路圖。

圖3是示出根據一些實施例的具有變化的Vth的存儲器器件的示例的框圖。