[發(fā)明專(zhuān)利]半導(dǎo)體元件及其制造方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202010856583.3
• 申請(qǐng)日: 2020-08-24
• 公開(kāi)（公告）號(hào): CN112563275A
• 公開(kāi)（公告）日: 2021-03-26
• 發(fā)明（設(shè)計(jì)）人: 莊達(dá)人;謝品秀;孫志忠
• 申請(qǐng)（專(zhuān)利權(quán)）人: 南亞科技股份有限公司
• 主分類(lèi)號(hào): H01L27/108
• 分類(lèi)號(hào): H01L27/108
• 代理公司: 隆天知識(shí)產(chǎn)權(quán)代理有限公司 72003
• 代理人: 聶慧荃;閆華

本公開(kāi)提供一種半導(dǎo)體元件及其制造方法。該半導(dǎo)體元件包括一半導(dǎo)體基板、一存儲(chǔ)胞、一第一邏輯晶體管以及一第二邏輯晶體管。該半導(dǎo)體基板包括一存儲(chǔ)器區(qū)和一邏輯區(qū)。該邏輯區(qū)與該存儲(chǔ)器區(qū)分離。該存儲(chǔ)胞設(shè)置在該存儲(chǔ)器區(qū)。該第一邏輯晶體管設(shè)置在該存儲(chǔ)器區(qū)中并且設(shè)置鄰近該存儲(chǔ)胞。該第二邏輯晶體管設(shè)置在該邏輯區(qū)中，其中該第一邏輯晶體管經(jīng)配置以響應(yīng)于該第二邏輯晶體管提供的一存儲(chǔ)器控制信號(hào)控制該存儲(chǔ)胞的操作。

技術(shù)領(lǐng)域

本公開(kāi)主張2019年9月26日申請(qǐng)的美國(guó)正式申請(qǐng)案第16/584,006號(hào)的優(yōu)先權(quán)及益處，該美國(guó)正式申請(qǐng)案的內(nèi)容以全文引用的方式并入本文中。

本公開(kāi)關(guān)于一種半導(dǎo)體元件及其制造方法，特別涉及一種具有與邏輯電路整合的存儲(chǔ)器的晶粒及其制造方法。

背景技術(shù)

隨著元件的封裝密度的增加，集成電路元件已經(jīng)發(fā)展成為一種形式，在該種形式中，存儲(chǔ)器(亦即，dynamic random access memory(DRAM))和邏輯電路被結(jié)合在一個(gè)芯片中做為系統(tǒng)單芯片產(chǎn)品的主體以滿足各種消費(fèi)者需求。近來(lái)，因?yàn)榧蓮?fù)合芯片具有體積小、高速、低電磁干擾(electromagnetic interference、EMI)以及低功耗的優(yōu)點(diǎn)，集成復(fù)合芯片的研究和開(kāi)發(fā)已進(jìn)展迅速。然而，由于需要同時(shí)考慮存儲(chǔ)器和邏輯電路的制造考量，因此集成復(fù)合芯片本身的制造是復(fù)雜且具有挑戰(zhàn)性的。

上文的“現(xiàn)有技術(shù)”說(shuō)明僅提供背景技術(shù)，并未承認(rèn)上文的“現(xiàn)有技術(shù)”說(shuō)明公開(kāi)本公開(kāi)的標(biāo)的，不構(gòu)成本公開(kāi)的現(xiàn)有技術(shù)，且上文的“現(xiàn)有技術(shù)”的任何說(shuō)明均不應(yīng)作為本公開(kāi)的任一部分。

發(fā)明內(nèi)容

本公開(kāi)提供一種半導(dǎo)體元件。該半導(dǎo)體元件包括一半導(dǎo)體基板、一存儲(chǔ)胞、一第一邏輯晶體管以及一第二邏輯晶體管。該半導(dǎo)體基板包括一存儲(chǔ)器區(qū)和一邏輯區(qū)。該邏輯區(qū)與該存儲(chǔ)器區(qū)分離。該存儲(chǔ)胞設(shè)置在該存儲(chǔ)器區(qū)。該第一邏輯晶體管設(shè)置在該存儲(chǔ)器區(qū)中并且設(shè)置鄰近該存儲(chǔ)胞。該第二邏輯晶體管設(shè)置在該邏輯區(qū)中，其中該第一邏輯晶體管經(jīng)配置以響應(yīng)于該第二邏輯晶體管提供的一存儲(chǔ)器控制信號(hào)控制該存儲(chǔ)胞的操作。

在一些實(shí)施例中，該存儲(chǔ)器控制信號(hào)包括一命令信號(hào)。

在一些實(shí)施例中，一控制單元(control unit，CU)和一算術(shù)邏輯單元(arithmeticlogic unit，ALU)界定出一處理單元，該第二邏輯晶體管做為該處理單元的元件。

在一些實(shí)施例中，該存儲(chǔ)胞包括一存儲(chǔ)器晶體管，經(jīng)配置以經(jīng)由該第一邏輯晶體管與該第二邏輯晶體管通信。

在一些實(shí)施例中，該半導(dǎo)體元件還包括一第一半導(dǎo)體存儲(chǔ)器以及一第二半導(dǎo)體存儲(chǔ)器。該第一半導(dǎo)體存儲(chǔ)器包括該存儲(chǔ)胞和該第一邏輯晶體管。該第一半導(dǎo)體存儲(chǔ)器和該第二半導(dǎo)體存儲(chǔ)器是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dynamic random access memory，DRAM)。該半導(dǎo)體元件還包括一處理單元及一靜態(tài)隨機(jī)存取存儲(chǔ)器(static random-access memory，SRAM)。該處理單元包括該第二邏輯晶體管。該第一半導(dǎo)體存儲(chǔ)器的數(shù)據(jù)延遲小于或等于該第二半導(dǎo)體存儲(chǔ)器的數(shù)據(jù)延遲，以及該靜態(tài)隨機(jī)存取存儲(chǔ)器的數(shù)據(jù)延遲小于或等于該第一半導(dǎo)體存儲(chǔ)器的數(shù)據(jù)延遲。

在一些實(shí)施例中，該第一半導(dǎo)體存儲(chǔ)器的數(shù)據(jù)密度小于或等于該第二半導(dǎo)體存儲(chǔ)器的數(shù)據(jù)密度，并且該靜態(tài)隨機(jī)存取存儲(chǔ)器的數(shù)據(jù)密度小于或等于該第一半導(dǎo)體存儲(chǔ)器的數(shù)據(jù)密度。

在一些實(shí)施例中，該第一邏輯晶體管與該第二邏輯晶體管位于同一水平面上。

在一些實(shí)施例中，該半導(dǎo)體元件還包括一介電層。該介電層設(shè)置在該半導(dǎo)體基板上。該存儲(chǔ)胞包括一埋入柵極，設(shè)置在該介電層下。該第一邏輯晶體管包括：一第一邏輯柵極，設(shè)置在該介電層中。該第二邏輯晶體管包括一第二邏輯柵極，設(shè)置在該介電層中。

在一些實(shí)施例中，該半導(dǎo)體元件還包括一保護(hù)環(huán)。該保護(hù)環(huán)設(shè)置在該半導(dǎo)體基板上并圍繞該存儲(chǔ)胞、該第一邏輯晶體管和該第二邏輯晶體管。