[發明專利]一種PCIE鏈路設計用等概率DOE極限仿真方法、程序及介質

有效

• 申請號: 202010846099.2
• 申請日: 2020-08-20
• 公開（公告）號: CN112069751B
• 公開（公告）日: 2022-07-08
• 發明（設計）人: 李楠
• 申請（專利權）人: 蘇州浪潮智能科技有限公司
• 主分類號: G06F30/3308
• 分類號: G06F30/3308;G06F13/42;G06F111/08
• 代理公司: 濟南誠智商標專利事務所有限公司 37105
• 代理人: 朱曉熹

本發明公開一種PCIE鏈路設計用等概率DOE極限仿真方法、程序及介質。PCIE鏈路設計用等概率DOE極限仿真方法包括創建PCIE仿真鏈路；利用因素組合尋找最優的TXLE因子；將長度因素作為常量，非長度因素作為變量生成第一DOEcase；將所述長度因素作為變量導入任一所述第一DOEcase生成第二DOEcase；所述PCIE仿真鏈路配置最優的所述TXLE因子，所述PCIE仿真鏈路仿真所有的所述第二DOEcase；統計同一長度因素參數對應的失敗的所述第二DOEcase的數量；根據失敗的所述第二DOEcase的數量判斷該長度是否為極限長度。PCIE鏈路設計用等概率DOE極限仿真程序實現所述方法。本發明能夠有效的保證形成的仿真結果是等概率的，根據仿真結果統計的同一長度因素參數對應的失敗的所述第二DOEcase的數量有意義。

技術領域

本發明涉及PCIE鏈路設計領域，尤其涉及一種PCIE鏈路設計用等概率 DOE極限仿真方法、程序及介質。

背景技術

隨著PCIE的快速發展，目前PCIE已經發展到PCIE5.0和6.0。PCIE作為服務器單板設計的主要總線，是互聯GPU、網卡、SSD的主要信號。PCIE5.0 作為這一平臺的主要信號，信號速率已經達到32G，更高的速率意味著更短的互聯長度，更嚴的串擾和損耗要求。尋找極限的互聯長度，來降低設計風險，對降低研發成本有重要的意義。

現有技術中，不管采用何種尋優算法來進行硬件試驗性設計都會造成高昂的研發成本PCIE鏈路試驗性設計來尋找PCIE鏈路長度的極限是成本都是很高的；一般采用仿真來尋找長度極限，仿真時將影響PCIE通道的因素作為變量進行配置仿真，然后統計某一長度下對應的仿真結果中眼高、眼寬以及輸入損失不符合要求的仿真結果數量，如果某長度對應的不符合要求的仿真結果數量剛一定閾值，說明該長度為長度極限。但是采用這種方法，DOE過程中不同長度DOEcase的概率無法保證是等概率的，因而無法保證結果可靠性。

發明內容

本發明提供PCIE鏈路設計用等概率DOE極限仿真方法，旨在解決現有技術中利用DOE確定PCIE鏈路長度極限時，不同長度DOEcase的概率無法保證是等概率的，因而無法保證結果可靠性的問題。

為實現上述目的，本發明提供一種PCIE鏈路設計用等概率DOE極限仿真方法，包括：

創建PCIE仿真鏈路；

利用因素組合尋找最優的TXLE因子；

將長度因素作為常量，非長度因素作為變量生成第一DOEcase；將所述長度因素作為變量導入任一所述第一DOEcase生成第二DOEcase；

所述PCIE仿真鏈路配置最優的所述TXLE因子，所述PCIE仿真鏈路仿真所有的所述第二DOEcase；

統計同一長度因素參數對應的失敗的所述第二DOEcase的數量；根據失敗的所述第二DOEcase的數量判斷該長度是否為極限長度。

優選地，所述PCIE仿真鏈路配置包括SSD仿真組件、SSD通道仿真組件、PCB通道仿真組件以及CPU仿真組件；所述SSD仿真組件配置SSD封裝因素的參數、所述SSD通道仿真組件配置SSD通道因素的參數，所述PCB 通道仿真組件配置PCB通道因素的參數，所述CPU仿真組件配置CPU封裝走線因素的參數、CPU接收端因素的參數、Cpad因素的參數以及CPU驅動能力因素的參數。

優選地，利用因素組合尋找最優的TXLE因子包括：

設計PCIE仿真鏈路中的因素組合；

利用所述PCIE仿真鏈路仿真獲取不同TXLE因子對應的不同因素組合的眼寬與眼高數據；

取眼寬和眼高數值大且樣本標準偏差小的作為最優的TXLE因子。