[發(fā)明專利]一種PCIE鏈路設(shè)計(jì)用等概率DOE極限仿真方法、程序及介質(zhì)

有效

• 申請(qǐng)?zhí)枺?/td>: 202010846099.2
• 申請(qǐng)日: 2020-08-20
• 公開（公告）號(hào): CN112069751B
• 公開（公告）日: 2022-07-08
• 發(fā)明（設(shè)計(jì)）人: 李楠
• 申請(qǐng)（專利權(quán)）人: 蘇州浪潮智能科技有限公司
• 主分類號(hào): G06F30/3308
• 分類號(hào): G06F30/3308;G06F13/42;G06F111/08
• 代理公司: 濟(jì)南誠智商標(biāo)專利事務(wù)所有限公司 37105
• 代理人: 朱曉熹

1.一種PCIE鏈路設(shè)計(jì)用等概率DOE極限仿真方法，其特征在于，包括：

創(chuàng)建PCIE仿真鏈路；

利用因素組合尋找最優(yōu)的TXLE因子；

將長度因素作為常量，非長度因素作為變量生成第一DOEcase；將所述長度因素作為變量導(dǎo)入任一所述第一DOEcase生成第二DOEcase；

所述PCIE仿真鏈路配置最優(yōu)的所述TXLE因子，所述PCIE仿真鏈路仿真所有的所述第二DOEcase；

統(tǒng)計(jì)同一長度因素參數(shù)對(duì)應(yīng)的失敗的所述第二DOEcase的數(shù)量；根據(jù)失敗的所述第二DOEcase的數(shù)量判斷該長度是否為極限長度。

2.根據(jù)權(quán)利要求1所述的PCIE鏈路設(shè)計(jì)用等概率DOE極限仿真方法，其特征在于，所述PCIE仿真鏈路配置包括SSD仿真組件、SSD通道仿真組件、PCB通道仿真組件以及CPU仿真組件；所述SSD仿真組件配置SSD封裝因素的參數(shù)、所述SSD通道仿真組件配置SSD通道因素的參數(shù)，所述PCB通道仿真組件配置PCB通道因素的參數(shù)，所述CPU仿真組件配置CPU封裝走線因素的參數(shù)、CPU接收端因素的參數(shù)、Cpad因素的參數(shù)以及CPU驅(qū)動(dòng)能力因素的參數(shù)。

3.根據(jù)權(quán)利要求1所述的PCIE鏈路設(shè)計(jì)用等概率DOE極限仿真方法，其特征在于，利用因素組合尋找最優(yōu)的TXLE因子包括：

設(shè)計(jì)PCIE仿真鏈路中的因素組合；

利用所述PCIE仿真鏈路仿真獲取不同TXLE因子對(duì)應(yīng)的不同因素組合的眼寬與眼高數(shù)據(jù)；

取眼寬和眼高數(shù)值大且樣本標(biāo)準(zhǔn)偏差小的作為最優(yōu)的TXLE因子。

4.根據(jù)權(quán)利要求2所述的PCIE鏈路設(shè)計(jì)用等概率DOE極限仿真方法，其特征在于，將所述SSD封裝因素、SSD通道因素、PCB通道因素、CPU接收端因素、CPU封裝走線因素、Cpad因素以及所述CPU驅(qū)動(dòng)能力因素下的參數(shù)根據(jù)各自的衡量閾值劃分為第一級(jí)、第二級(jí)和第三級(jí)。

5.根據(jù)權(quán)利要求4所述的PCIE鏈路設(shè)計(jì)用等概率DOE極限仿真方法，其特征在于，所述因素組合包括第一組合、第二組合、第三組合、第四組合和第五組合，其中，

所述第一組合包括各自參數(shù)屬于第一級(jí)的第一目標(biāo)SSD封裝因素、第一目標(biāo)SSD通道因素、第一目標(biāo)PCB通道因素、第一目標(biāo)CPU封裝走線因素、第一目標(biāo)CPU接收端因素、第一目標(biāo)Cpad因素以及第一目標(biāo)CPU驅(qū)動(dòng)能力因素；

所述第二組合包括各自參數(shù)屬于第二級(jí)的第二目標(biāo)SSD封裝因素、第二目標(biāo)SSD通道因素、第二目標(biāo)PCB通道因素、第二目標(biāo)CPU封裝走線因素、第二目標(biāo)CPU接收端因素、第二目標(biāo)Cpad因素以及第二目標(biāo)CPU驅(qū)動(dòng)能力因素；

所述第三組合包括各自參數(shù)屬于第三級(jí)的第三目標(biāo)SSD封裝因素、第三目標(biāo)SSD通道因素、第三目標(biāo)PCB通道因素、第三目標(biāo)CPU封裝走線因素、第三目標(biāo)CPU接收端因素、第三目標(biāo)Cpad因素以及第三目標(biāo)CPU驅(qū)動(dòng)能力因素；

所述第四組合包括所述第二目標(biāo)SSD封裝因素、所述第三目標(biāo)SSD通道因素、所述第二目標(biāo)PCB通道因素、第四目標(biāo)CPU封裝走線因素、所述第三目標(biāo)CPU接收端因素、所述第二目標(biāo)Cpad因素以及所述第三目標(biāo)CPU驅(qū)動(dòng)能力因素；

所述第五組合包括所述第三目標(biāo)SSD封裝因素、所述第二目標(biāo)SSD通道因素、所述第三目標(biāo)PCB通道因素、第五目標(biāo)CPU封裝走線因素、所述第二目標(biāo)CPU接收端因素、第三目標(biāo)Cpad因素以及第二目標(biāo)CPU驅(qū)動(dòng)能力因素。

6.根據(jù)權(quán)利要求5所述的PCIE鏈路設(shè)計(jì)用等概率DOE極限仿真方法，其特征在于，在所述CPU封裝走線因素中以阻抗因素表示各個(gè)走線的阻抗值，所述第四目標(biāo)CPU封裝走線因素的阻抗因素的設(shè)置為所述第三目標(biāo)CPU封裝走線因素中阻抗因素值與所述第三目標(biāo)CPU封裝走線因素中阻抗因素值的交替、且起始的阻抗因素值為所述第二目標(biāo)CPU封裝走線因素中阻抗因素值；所述第五目標(biāo)CPU封裝走線因素的阻抗因素的設(shè)置為所述第三目標(biāo)CPU封裝走線因素中阻抗因素值與所述第三目標(biāo)CPU封裝走線因素中阻抗因素值的交替、且起始的阻抗因素值為所述第三目標(biāo)CPU封裝走線因素中阻抗因素值。