[發(fā)明專(zhuān)利]半導(dǎo)體器件在審
| 申請(qǐng)?zhí)枺?/td> | 202010844767.8 | 申請(qǐng)日： | 2020-08-20 |
| 公開(kāi)（公告）號(hào)： | CN112448712A | 公開(kāi)（公告）日： | 2021-03-05 |
| 發(fā)明（設(shè)計(jì)）人： | 紙丸大 | 申請(qǐng)（專(zhuān)利權(quán)）人： | 瑞薩電子株式會(huì)社 |
| 主分類(lèi)號(hào)： | H03K19/0185 | 分類(lèi)號(hào)： | H03K19/0185 |
| 代理公司： | 北京市金杜律師事務(wù)所 11256 | 代理人： | 李輝 |
| 地址： | 日本*** | 國(guó)省代碼： | 暫無(wú)信息 |
| 權(quán)利要求書(shū)： | 查看更多 | 說(shuō)明書(shū)： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 半導(dǎo)體器件 | ||
本公開(kāi)的實(shí)施例涉及一種半導(dǎo)體器件。該半導(dǎo)體器件具有即使在電源電位變?yōu)?V時(shí)也能夠保護(hù)內(nèi)部電路的容錯(cuò)緩沖器。在半導(dǎo)體器件中，保護(hù)電壓生成電路100將分壓和電源電壓Vdd中的較大者生成作為保護(hù)電壓protectv，該分壓通過(guò)對(duì)被施加到焊盤(pán)4的電壓padv進(jìn)行分壓而獲得。用于保護(hù)內(nèi)部邏輯電路2A、2B和輸出緩沖器10的第一保護(hù)電路200、以及用于保護(hù)輸入緩沖器20的第二保護(hù)電路300操作該保護(hù)電壓protectv。
于2019年9月2日提交的日本專(zhuān)利申請(qǐng)No.2019-159569的公開(kāi)內(nèi)容包括說(shuō)明書(shū)、附圖和摘要，其內(nèi)容通過(guò)整體引用并入本文。
背景技術(shù)
本公開(kāi)涉及半導(dǎo)體器件，例如，涉及一種具有耐高壓的輸入保護(hù)電路(所謂的輸入容錯(cuò)功能)的半導(dǎo)體器件。
半導(dǎo)體集成電路中使用的晶體管逐年變得越來(lái)越精細(xì)。為此，甚至越來(lái)越多地制造出用于IF(接口)應(yīng)用的晶體管，其耐受性能低于IF中使用的電壓。其原因之一是IF標(biāo)準(zhǔn)本身并未隨著制造工藝的發(fā)展而顯著更新。
在這種情況下，容錯(cuò)緩沖器是允許輸入信號(hào)的振幅大于半導(dǎo)體集成電路的電源電壓的緩沖器電路。
下面列舉了所公開(kāi)的技術(shù)。
[專(zhuān)利文獻(xiàn)1]美國(guó)專(zhuān)利No.6150843
例如，美國(guó)專(zhuān)利No.6150843(專(zhuān)利文獻(xiàn)1)公開(kāi)了一種示例性的容錯(cuò)I/O(輸入和輸出)緩沖器。
發(fā)明內(nèi)容
如以上專(zhuān)利文獻(xiàn)1中所示的傳統(tǒng)容錯(cuò)緩沖器的操作，假設(shè)用于驅(qū)動(dòng)半導(dǎo)體集成電路的電源是有源的。
因此，從功率節(jié)省的要求出發(fā)關(guān)斷半導(dǎo)體集成電路的電源時(shí)，會(huì)發(fā)生容錯(cuò)功能不起作用的問(wèn)題。
根據(jù)本文的描述并根據(jù)附圖，其他的問(wèn)題和新穎特征將變得明顯。
在實(shí)施例的半導(dǎo)體器件中，容錯(cuò)緩沖器由分壓和電源電壓中的較大者來(lái)操作，該分壓通過(guò)對(duì)施加到用于外部連接的焊盤(pán)的電壓進(jìn)行分壓而獲得。
根據(jù)上述實(shí)施例，即使當(dāng)電源電壓變?yōu)?V時(shí)，容錯(cuò)緩沖器也可以保護(hù)內(nèi)部電路。
附圖說(shuō)明
圖1是示意性地示出了LSI的配置的平面圖。
圖2A是圖示來(lái)自外部的輸入電壓高于用于驅(qū)動(dòng)IC(集成電路) 的電源電壓的第一示例圖。
圖2B是圖示來(lái)自外部的輸入電壓高于用于驅(qū)動(dòng)IC(集成電路) 的電源電壓的第二示例圖。
圖3是示出圖1的容錯(cuò)緩沖器的示意性配置的框圖；
圖4是示出圖3的容錯(cuò)緩沖器的詳細(xì)配置的示例電路圖。
圖5是示出保護(hù)電壓生成電路的仿真結(jié)果圖。
圖6是示出當(dāng)向焊盤(pán)施加高電壓時(shí)PMOS晶體管P200_2的操作圖。
圖7是以表格形式示出當(dāng)中間電壓mid大于電源電壓Vdd時(shí)每個(gè)晶體管的電極之間的電壓差的圖。
圖8是以表格形式示出當(dāng)電源電壓Vdd大于中間電壓mid時(shí)每個(gè)晶體管的電極之間的電壓差的圖。
圖9是示出第二實(shí)施例的容錯(cuò)緩沖器中的保護(hù)電壓生成電路的配置示例的電路圖。
圖10是示出第三實(shí)施例的容錯(cuò)緩沖器中的保護(hù)電壓生成電路的配置示例的電路圖。
圖11是以表格形式示出當(dāng)電源電壓Vdd為0V時(shí)與焊盤(pán)電壓padv 相對(duì)應(yīng)的晶體管的電極之間的電壓差的圖。
圖12是示出電路C100_1的每個(gè)節(jié)點(diǎn)的電壓在圖11所示條件的情況下的仿真結(jié)果圖。
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