[發明專利]混合標準單元和使用其設計集成電路的方法

在審

• 申請號: 202010840467.2
• 申請日: 2020-08-19
• 公開（公告）號: CN112786581A
• 公開（公告）日: 2021-05-11
• 發明（設計）人: 李庭鎮;金珉修;金雅凜
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/02
• 分類號: H01L27/02;G06F30/392
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

本公開涉及一種混合標準單元，該混合標準單元包括半導體襯底、第一電力軌、第二電力軌、高速晶體管區域和低功率晶體管區域。第一電力軌和第二電力軌形成在半導體襯底上方，在第一方向上延伸，并且在垂直于第一方向的第二方向上順序地布置。高速晶體管區域和低功率晶體管區域在第一方向上彼此相鄰，并且布置在第一電力軌和第二電力軌之間的行區域中。形成在高速晶體管區域中的高速晶體管的操作速度高于形成在低功率晶體管區域中的低功率晶體管的操作速度，并且低功率晶體管的功耗低于高速晶體管的功耗。

相關申請的交叉引用

本申請要求于2019年11月7日向韓國知識產權局(KIPO)提交 的韓國專利申請No.10-2019-0142058的優先權，其全部公開內容通過 引用合并于此。

技術領域

示例實施例總體上涉及半導體集成電路，并且更具體地涉及混合 標準單元以及使用該混合標準單元設計集成電路的方法。

背景技術

半導體設備包括各種集成電路(IC)。例如，專用集成電路(ASIC) 被設計用于不同的應用，并且通用IC可以用于各種應用。

一些ASIC使用標準單元設計。標準單元被實現為實現快速運行 速度的2鰭結構，或者被實現為會引起低功耗的1鰭結構。ASIC中 的布局是指將門電路(gate)置于網表中的過程。ASIC中的布線是指 信號線和電源線。替換標準單元結構可能引起重復執行布局和布線過 程。

然而，多次執行布局和布線過程會降低設計效率和速度。因此， 本領域中需要在設計ASIC時減少布局和布線過程的數量。

發明內容

一些示例實施例可以提供一種能夠減少集成電路的功耗的混合 標準單元以及使用該混合標準單元設計集成電路的方法。

根據示例實施例，混合標準單元包括：半導體襯底；第一電力軌 和第二電力軌，形成在半導體襯底上方，其中第一電力軌和第二電力 軌在第一方向上延伸，并且在垂直于第一方向的第二方向上順序地布 置；以及高速晶體管區域和在第一方向上與高速晶體管區域相鄰的低 功率晶體管區域，布置在第一電力軌和第二電力軌之間的行區域中， 形成在高速晶體管區域中的高速晶體管的操作速度高于形成在低功率 晶體管區域中的低功率晶體管的操作速度，并且低功率晶體管的功耗 低于高速晶體管的功耗。

根據示例實施例，混合標準單元包括：半導體襯底；多個電力軌， 形成在半導體襯底上方，在第一方向上延伸并且在垂直于第一方向的 第二方向上順序地布置；以及至少一個高速晶體管區域和至少一個低 功率晶體管區域，布置在多個電力軌之間的一個或多個行區域中，其 中，至少一個高速晶體管區域與至少一個低功率晶體管區域的一個或 多個邊界對應于在第二方向上延伸的一個或多個有源中斷區域，形成 在至少一個高速晶體管區域中的高速晶體管的第一溝道寬度大于形成 在至少一個低功率晶體管區域中的低功率晶體管的第二溝道寬度。

根據示例實施例，一種設計集成電路的方法包括：接收用于集成 電路的輸入數據；提供包括多個正常標準單元的正常標準單元庫；提 供包括至少一個混合標準單元的混合標準單元庫，其中，混合標準單 元被配置為執行與多個正常標準單元之中的對應的正常標準單元相同 的功能，其中，混合標準單元具有比對應的正常標準單元低的功耗； 以及通過基于輸入數據、正常標準單元庫和混合標準單元庫執行布局 和布線來產生輸出數據。

根據示例實施例，一種設計集成電路的方法，該方法包括：接收 用于集成電路的輸入數據；以及基于輸入數據使用正常標準單元執行 布局；基于布局執行信號布線；至少部分地基于布局和信號布線，確 定不滿足功率條件；基于該確定，將至少一個正常標準單元替換為混 合標準單元；以及基于混合標準單元產生用于集成電路的輸出數據。