[發明專利]基于層次化可靠性驗證的單元替換的時序優化設計方法

有效

• 申請號: 202010836466.0
• 申請日: 2020-08-19
• 公開（公告）號: CN112036107B
• 公開（公告）日: 2022-09-13
• 發明（設計）人: 常玉春;劉巖;馬艷華;婁珊珊;楊剛;聶國健;于迪;李欣榮;余昭杰
• 申請（專利權）人: 大連理工大學
• 主分類號: G06F30/337
• 分類號: G06F30/337;G06F30/3315;G06F119/02;G06F119/12
• 代理公司: 大連理工大學專利中心 21200
• 代理人: 劉秋彤;梅洪玉

本發明提供了一種基于層次化可靠性驗證的單元替換的時序優化設計方法，屬于數字電路可靠性設計領域，適用于可靠性引起的電路時序違背優化設計。該設計由晶體管退化模型抽象出標準單元的退化時序模型，從而生成退化的單元庫，利用退化的單元庫對數字電路進行時序分析，大大節省大規模數字電路可靠性驗證的時間，提高驗證效率。針對時序違背路徑，采用單元替換進行時序優化，實現在設計早期階段考慮HCI、NBTI和TDDB效應對電路時序的影響。

技術領域

本發明屬于數字電路可靠性設計領域，涉及一種對可靠性因素對數字電路時序影響的優化設計方法，具體涉及一種采用備用單元進行替換從而實現電路時序優化的設計方法。

背景技術

隨著晶體管的特征尺寸越來越小，電路的集成度越來越高，使得晶體管內部的電場和電流密度增加，可靠性問題成為影響電路性能的重要因素。由于晶體管的退化是影響集成電路可靠性的主要因素，因此電路可靠性的評估需在微觀失效機制建模的基礎上進行。而在影響電路長期工作可靠性的微觀失效因素中，最主要的是熱載流子注入效應(HCI)、負偏壓溫度不穩定效應(NBTI)、柵氧化層經時擊穿(TDDB)因素。

HCI效應主要是隨著晶體管的特征尺寸越來越小，由于晶體管特征尺寸和工作電壓的縮小不是等比例的變化，導致晶體管溝道的電場變強，從而溝道中的載流子在高電場的作用下成為熱載流子。由于部分熱載流子越過硅和二氧化硅界面進入柵氧化層，引起氧化層的損傷，導致閾值電壓的偏移和遷移率的下降等電性的漂移。NBTI效應主要是對p型晶體管的性能影響較大。在高溫和負柵壓共同作用下，晶體管溝道中的空穴越過硅和二氧化硅界面進入柵氧化層，引起氧化層的損傷，從而導致閾值電壓等電性參數的漂移。TDDB效應主要由于晶體管的柵氧化層的厚度變得越來越薄。當氧化層連續加上適當的電壓后，氧化層的質量變差，發生擊穿現象，引起閾值電壓的漂移。

綜上HCI、NBTI和TDDB主要是陷阱電荷和界面態電荷的累積，使得氧化層質量的下降，引起晶體管的退化，從而導致門級單元的延時增加，最終使得關鍵路徑時延超出預定的時限，發生時序違背。因此，在設計早期階段考慮HCI、NBTI和TDDB效應對電路時序的影響具有重要的工程意義。

目前的研究已經提出了層次化的技術驗證HCI、NBTI和TDDB效應對數字電路時序的影響。專利申請號為202010375964.X的中國專利“一種層次化數字電路可靠性驗證方法”中，公開了一種在晶體管退化模型基礎上提取退化單元庫并實現對大規模數字電路可靠性的快速驗證，通過在傳統BSIM3v3模型的基礎上增添晶體管受HCI、NBTI和TDDB退化效應導致的閾值電壓和遷移率漂移公式；經由ICCAP工具提取閾值電壓和遷移率漂移公式中的參數值，再將計算公式添加到SPICE仿真器中，利用改進的SPICE仿真器進行仿真得到晶體管的老化模型；接著基于晶體管退化模型提取標準單元的退化時序模型；再通過對每個標準單元的退化時序模型進行合并從而生成退化的單元庫，從而利用退化的單元庫實現對數字電路可靠性的快速驗證；但是該專利公開的層次化可靠性驗證方法中并沒有包含優化由退化單元庫產生的時序違背路徑的時序。

綜上所述，一種更完善的能夠包含優化由退化單元庫產生的時序違背路徑的時序的方法變得迫切需要。

發明內容

本發明要解決的技術問題是，提供一種優化由退化單元庫產生的時序違背路徑的時序的方法。

為解決上述技術問題，本發明提出了一種單元替換的時序優化設計方法，即針對由退化單元庫產生的時序違背路徑，使用與要被替換單元相同的備用單元對時序違背路徑上的單元進行替換。

本發明的技術方案：

基于層次化可靠性驗證的單元替換的時序優化設計方法，步驟如下：

基于一種層次化數字電路可靠性驗證方法中的技術生成退化單元庫，利用該退化單元庫，對電路進行靜態時序分析從而得到時序違背的路徑S；針對路徑S，按照路徑終點到起始點的方向進行單元替換；首先確定路徑S上所有單元的坐標，以及確定路徑S的終點是否為電路的輸出引腳；