[發明專利]半導體存儲裝置及其制造方法

在審

• 申請號: 202010824945.0
• 申請日: 2020-08-17
• 公開（公告）號: CN113314538A
• 公開（公告）日: 2021-08-27
• 發明（設計）人: 矢內有美;吉水康人;石田貴士
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11556;H01L27/1157;H01L27/11582
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 張世俊

本發明涉及一種半導體存儲裝置及其制造方法。本實施方式的半導體存儲裝置包括含有雜質的第1半導體層。積層體在第1半導體層的上方，將絕緣層與導電層交替地積層而構成。半導體主體在積層體的積層方向貫通積層體而到達至第1半導體層，且具有第1半導體層側的下部區域、及位于下部區域上方的上部區域。電荷蓄積部設置在半導體主體與導電層之間。半導體主體的下部區域的雜質濃度高于該第1半導體層的雜質濃度。

相關申請案的引用

本申請案基于2020年02月27日提出申請的在先日本專利申請案第2020-31962號的優先權而主張優先權的利益，通過引用將其內容全體并入本文中。

技術領域

本實施方式涉及一種半導體存儲裝置及其制造方法。

背景技術

業界正在開發一種像NAND(Not And，與非)型閃速存儲器一樣的半導體存儲裝置，其具有將存儲單元三維排列而成的立體型存儲單元陣列。這樣的半導體存儲裝置存在如下情況：利用存儲器孔的底部所產生的GIDL(Gate Induced Drain Leakage，柵致漏極泄漏)而向通道區域供給空穴，執行刪除動作。為了高效率地產生GIDL，必須在存儲器孔的底部形成陡峭的電壓梯度。為此，必須在存儲器孔的底部的通道區域形成高濃度雜質層。

然而，難以在具有高縱橫比的存儲器孔的底部形成具有陡峭的濃度梯度的高濃度雜質層。

發明內容

一實施方式提供一種在存儲器孔底部的通道區域包含具有陡峭濃度梯度的高濃度雜質層的半導體存儲裝置及其制造方法。

本實施方式的半導體存儲裝置包括含有雜質的第1半導體層。積層體在第1半導體層的上方，將絕緣層與導電層交替地積層而構成。半導體主體在積層體的積層方向貫通積層體而到達至第1半導體層，且具有第1半導體層側的下部區域、及位于下部區域上方的上部區域。電荷蓄積部設置在半導體主體與導電層之間。半導體主體的下部區域的雜質濃度高于該第1半導體層的雜質濃度。

根據所述構成，能夠提供一種在存儲器孔底部的通道區域包含具有陡峭濃度梯度的高濃度雜質層的半導體存儲裝置及其制造方法。

附圖說明

圖1是第1實施方式的存儲單元陣列的示意立體圖。

圖2是存儲單元陣列的示意剖視圖。

圖3A是圖2中的虛線框A的部分的放大剖視圖。

圖3B是圖2中的虛線框B的部分的放大剖視圖。

圖4是表示第1實施方式的半導體存儲裝置的制造方法的一例的剖視圖。

圖5是表示繼圖4之后的制造方法的剖視圖。

圖6是表示繼圖5之后的制造方法的剖視圖。

圖7是表示繼圖6之后的制造方法的剖視圖。

圖8是表示繼圖7之后的制造方法的剖視圖。

圖9是表示繼圖8之后的制造方法的剖視圖。

圖10A是表示繼圖9之后的制造方法的剖視圖。

圖10B是表示繼圖10A之后的制造方法的剖視圖。

圖11A是表示繼圖10B之后的制造方法的剖視圖。

圖11B是表示繼圖11A之后的制造方法的剖視圖。

圖11C是表示繼圖11B之后的制造方法的剖視圖。

圖12是表示繼圖11之后的制造方法的剖視圖。

圖13是表示繼圖12之后的制造方法的剖視圖。