[發(fā)明專利]串行化器及包括其的半導(dǎo)體裝置和系統(tǒng)

在審

• 申請?zhí)枺?/td>: 202010817805.0
• 申請日: 2016-11-29
• 公開（公告）號: CN112118011A
• 公開（公告）日: 2020-12-22
• 發(fā)明（設(shè)計）人: 鄭海康
• 申請（專利權(quán)）人: 愛思開海力士有限公司
• 主分類號: H03M9/00
• 分類號: H03M9/00;H04L25/00;G11C7/10;H04L7/00;H04L7/033
• 代理公司: 北京弘權(quán)知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11363
• 代理人: 許偉群;郭放

1.一種串行化器，包括：

第一數(shù)據(jù)輸出電路，其被配置成：經(jīng)由第一節(jié)點來接收第一數(shù)據(jù)，同步于第一相位時鐘來將第一數(shù)據(jù)提供給第一中間節(jié)點，同步于第二相位時鐘來將第一中間節(jié)點耦接至輸出節(jié)點，以及同步于第三相位時鐘來基于第一中間節(jié)點的電壓電平對第二節(jié)點預(yù)充電；以及

第二數(shù)據(jù)輸出電路，其被配置成：經(jīng)由第二節(jié)點來接收第二數(shù)據(jù)，同步于第二相位時鐘來將第二數(shù)據(jù)提供給第二中間節(jié)點，以及同步于第三相位時鐘來將第二中間節(jié)點節(jié)點耦接至輸出節(jié)點。

2.如權(quán)利要求1所述的串行化器，還包括：

第三數(shù)據(jù)輸出電路，其被配置成：經(jīng)由第三節(jié)點來接收第三數(shù)據(jù)，同步于第三相位時鐘來將第三數(shù)據(jù)提供給第三中間節(jié)點，以及同步于第四相位時鐘來將第三中間節(jié)點耦接至輸出節(jié)點，

其中，第二數(shù)據(jù)輸出電路同步于第四相位時鐘基于第二中間節(jié)點的電壓電平來對第三節(jié)點預(yù)充電。

3.如權(quán)利要求2所述的串行化器，還包括：

第四數(shù)據(jù)輸出電路，其被配置成：經(jīng)由第四節(jié)點來接收第四數(shù)據(jù)，同步于第四相位時鐘來將第四數(shù)據(jù)提供給第四中間節(jié)點，同步于第一相位時鐘來將第四中間節(jié)點耦接至輸出節(jié)點，以及同步于第二相位時鐘基于第四中間節(jié)點的電壓電平來對第一節(jié)點預(yù)充電，

其中，第三數(shù)據(jù)輸出電路同步于第一相位時鐘基于第三中間節(jié)點的電壓電平來對第四節(jié)點預(yù)充電。

4.如權(quán)利要求3所述的串行化器，其中，第一數(shù)據(jù)輸出電路包括：

第一傳輸門，其被配置成基于第一相位時鐘來輸出第一數(shù)據(jù)；

第二傳輸門，其被配置成基于第二相位時鐘來將第一傳輸門的輸出輸出給輸出節(jié)點；以及

第一預(yù)充電電路，其被配置成基于第三相位時鐘來將第一傳輸門的輸出提供給第二節(jié)點。

5.如權(quán)利要求4所述的串行化器，其中，第二數(shù)據(jù)輸出電路包括：

第三傳輸門，其被配置成基于第二相位時鐘來輸出第二數(shù)據(jù)；

第四傳輸門，其被配置成基于第三相位時鐘來將第三傳輸門的輸出輸出給輸出節(jié)點；以及

第二預(yù)充電電路，其被配置成基于第四相位時鐘來將第三傳輸門的輸出提供給第三節(jié)點。

6.如權(quán)利要求5所述的串行化器，其中，第三數(shù)據(jù)輸出電路包括：

第五傳輸門，其被配置成基于第三相位時鐘來輸出第三數(shù)據(jù)；

第六傳輸門，其被配置成基于第四相位時鐘來將第五傳輸門的輸出輸出給輸出節(jié)點；以及

第三預(yù)充電電路，其被配置成基于第一相位時鐘來將第五傳輸門的輸出提供給第四節(jié)點。

7.如權(quán)利要求6所述的串行化器，其中，第四數(shù)據(jù)輸出電路包括：

第七傳輸門，其被配置成基于第四相位時鐘來輸出第四數(shù)據(jù)；

第八傳輸門，其被配置成基于第一相位時鐘來將第七傳輸門的輸出輸出給輸出節(jié)點；以及

第四預(yù)充電電路，其被配置成基于第二相位時鐘來將第七傳輸門的輸出提供給第一節(jié)點。

8.一種串行化器，包括：

第一數(shù)據(jù)輸出電路，其被配置成：經(jīng)由第一節(jié)點來接收第一數(shù)據(jù)，同步于第一相位時鐘來將第一數(shù)據(jù)提供給第一中間節(jié)點，同步于第二相位時鐘來將第一中間節(jié)點耦接至輸出節(jié)點，以及同步于第三相位時鐘來基于第一中間節(jié)點的電壓電平針對第二節(jié)點執(zhí)行著重操作；以及

第二數(shù)據(jù)輸出電路，其被配置成：經(jīng)由所述第二節(jié)點來接收第二數(shù)據(jù)，同步于第二相位時鐘來將第二數(shù)據(jù)提供給第二中間節(jié)點，以及同步于第三相位時鐘來將第二中間節(jié)點耦接至輸出節(jié)點。

9.如權(quán)利要求8所述的串行化器，還包括：

第三數(shù)據(jù)輸出電路，其被配置成：經(jīng)由第三節(jié)點來接收第三數(shù)據(jù)，同步于第三相位時鐘來將第三數(shù)據(jù)提供給第三中間節(jié)點，以及同步于第四相位時鐘來將第三中間節(jié)點耦接至輸出節(jié)點，

其中，第二數(shù)據(jù)輸出電路同步于第四相位時鐘來基于第二中間節(jié)點的電壓電平針對第三節(jié)點執(zhí)行著重操作。