[發明專利]半導體裝置

在審

• 申請號: 202010817443.5
• 申請日: 2020-08-14
• 公開（公告）號: CN113035932A
• 公開（公告）日: 2021-06-25
• 發明（設計）人: 篠原大輔
• 申請（專利權）人: 株式會社東芝;東芝電子元件及存儲裝置株式會社
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/78;H01L21/336
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 徐殿軍

實施方式提供能夠兼顧高耐壓與低接通電阻的半導體裝置。實施方式的半導體裝置具備在上表面形成有凹部的半導體部分、設于所述凹部內的一部分的絕緣部件、第一電極、以及比所述絕緣部件薄的柵極絕緣膜。所述第一電極具有設于所述凹部內的其他一部分的第一部分、以及設于比所述絕緣部件靠上方的位置的第二部分。所述柵極絕緣膜設于所述半導體部分與所述第一部分之間。所述半導體部分具有與所述柵極絕緣膜相接的第一導電型的第一層、以及與所述第一層相接并與源極觸點及漏極觸點連接的第二導電型的第二層和第三層。在從上方觀察時，所述凹部位于所述源極觸點與所述漏極觸點之間。所述絕緣部件配置于所述第一部分與所述第三層之間。

相關申請

本申請享受以日本專利申請2019－232931號(申請日：2019年12月24日)為基礎申請的優先權。本申請通過參照該基礎申請而包含基礎申請的全部內容。

技術領域

實施方式涉及半導體裝置。

背景技術

以往，作為電力控制用的開關元件，使用了DMOS(Diffused Metal-Oxide-Semiconductor Field-Effect Transistor，擴散金屬氧化物半導體場效應晶體管)。在DMOS中，期望兼顧高耐壓與低接通電阻。

發明內容

實施方式提供一種能夠兼顧高耐壓與低接通電阻的半導體裝置。

實施方式的半導體裝置具備：半導體部分，在上表面形成有凹部；絕緣部件，設于所述凹部內的一部分；第一電極；柵極絕緣膜，比所述絕緣部件薄；源極觸點，設于所述半導體部分上；以及漏極觸點，設于所述半導體部分上。所述第一電極具有：第一部分，設于所述凹部內的其他一部分；以及第二部分，設于比所述絕緣部件靠上方的位置。所述柵極絕緣膜設于所述半導體部分與所述第一部分之間。所述半導體部分具有：第一導電型的第一層，與所述柵極絕緣膜相接；第二導電型的第二層，與所述第一層相接并與所述源極觸點連接；以及第二導電型的第三層，與所述第一層相接并與所述漏極觸點連接。在從上方觀察時，所述凹部位于所述源極觸點與所述漏極觸點之間。所述絕緣部件配置于所述第一部分與所述第三層之間。

附圖說明

圖1是表示第一實施方式的半導體裝置的剖面圖。

圖2是表示第二實施方式的半導體裝置的剖面圖。

圖3的(a)是表示第三實施方式的半導體裝置的俯視圖，(b)是其剖面圖。

具體實施方式

＜第一實施方式＞

首先，對第一實施方式進行說明。

圖1是表示本實施方式的半導體裝置的剖面圖。

另外，圖1是示意性的，適當省略或者夸張了構成要素。對于后述的圖2、圖3的(a)以及(b)也是同樣的。

如圖1所示，在本實施方式的半導體裝置1中設有硅基板10，在硅基板10上設有外延層11。外延層11是從硅基板10的上表面外延生長硅而形成的層，導電型例如為p型。

在外延層11上的一部分設有導電型為p型的p型阱12。p型阱12的雜質濃度比外延層11的雜質濃度高。在p型阱12上的一部分設有導電型為n型的源極層13。在源極層13上的一部分設有導電型為n⁺型的源極觸點層14。源極觸點層14的雜質濃度比源極層13的雜質濃度高。

在p型阱12上的其他一部分設有導電型為p型的主體層15。主體層15的雜質濃度比p型阱12的雜質濃度高。在主體層15上的一部分設有導電型為p⁺形的主體觸點層16。主體觸點層16的雜質濃度比主體層15的雜質濃度高。例如，主體層15與源極層13相接。