[發明專利]芯片電路的時序修復方法、系統、電子設備及存儲介質

有效

• 申請號: 202010791428.8
• 申請日: 2020-08-07
• 公開（公告）號: CN111931448B
• 公開（公告）日: 2022-06-17
• 發明（設計）人: 易濤;邱進超
• 申請（專利權）人: 山東云海國創云計算裝備產業創新中心有限公司
• 主分類號: G06F30/392
• 分類號: G06F30/392
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 郄晨芳

本申請公開了一種芯片電路的時序修復方法，所述時序修復方法包括：在芯片電路中確定驅動單元對應的虛擬區域，并利用N條虛擬線條將所述虛擬區域劃分為多個面積相等的虛擬子區域；將包含所述扇出單元最多的虛擬子區域設置為目標區域，并在所述目標區域執行緩沖器添加操作；在緩沖器添加操作執行完畢后，若所述目標區域不符合所述時序設計規則約束，則將所述緩沖器作為新的驅動單元，并執行所述在芯片電路中確定驅動單元對應的虛擬區域的操作。本申請能夠在降低緩沖器添加數量的前提下修復芯片電路中的時序設計規則約束違例。本申請還公開了一種芯片電路的時序修復系統、一種電子設備及一種存儲介質，具有以上有益效果。

技術領域

本申請涉及芯片設計技術領域，特別涉及一種芯片電路的時序修復方法、系統、一種電子設備及一種存儲介質。

背景技術

在芯片設計中，由于時序路徑中的邏輯單元本身存在驅動能力的限制，在滿足時序要求的同時也需要保證邏輯單元本身工作在穩定的狀態，即邏輯單元所驅動的負載應該控制在可以接受的范圍內。因此可以通過設置時序設計規則約束(DRC)來指導時序分析工具正確地評估單元是否能夠在穩定的合理工作狀態下。

時序設計規則約束保證了Cell(芯片電路中的標準單元)能夠正常工作，還會影響到STA(靜態時序分析)中Delay(延遲)的計算，所以在Timing ECO(時序修復)時，需要修復存在的DRC Violation(時序設計規則約束違例)。引起DRC Violation的主要原因是Cell的驅動能力較弱、走線過長、High Fanout(高扇出)等，通常采用的基本方法是插入緩沖器(Buffer)打斷長線、減少扇出、降低信號轉換時間以及增大單元的驅動提高驅動單元Driver的驅動能力等。

相關技術中，根據驅動單元Driver的位置和輸出端連線，在驅動單元Driver的輸出端上沿著實際走線隔某段距離來插入一個緩沖器。由于上述方法中插入緩沖器的位置具有不確定性，也仍然會存在某些插入的緩沖器驅動Cell的數目太少，導致緩沖器的浪費；而某些插入的緩沖器驅動的Cell又過多，導致仍然存在時序設計規則約束違例，沒有達到平衡的效果。

因此，如何在降低緩沖器添加數量的前提下修復芯片電路中的時序設計規則約束違例是本領域技術人員目前需要解決的技術問題。

發明內容

本申請的目的是提供一種芯片電路的時序修復方法、系統、一種電子設備及一種存儲介質，能夠在降低緩沖器添加數量的前提下修復芯片電路中的時序設計規則約束違例。

為解決上述技術問題，本申請提供一種芯片電路的時序修復方法，該芯片電路的時序修復方法包括：

在芯片電路中確定驅動單元對應的虛擬區域，并利用N條虛擬線條將所述虛擬區域劃分為多個面積相等的虛擬子區域；其中，所述虛擬區域包含所述虛擬單元，以及所述虛擬單元對應的扇出單元；

將包含所述扇出單元最多的虛擬子區域設置為目標區域，并在所述目標區域執行緩沖器添加操作；

在緩沖器添加操作執行完畢后，若所述目標區域符合時序設計規則約束，則判定所述芯片電路的時序修復操作執行完畢；

在緩沖器添加操作執行完畢后，若所述目標區域不符合所述時序設計規則約束，則將所述緩沖器作為新的驅動單元，并執行所述在芯片電路中確定驅動單元對應的虛擬區域的操作。

可選的，在所述芯片電路中確定包含所述驅動單元和所述扇出單元的虛擬區域，并利用N條虛擬線條將所述虛擬區域劃分為多個面積相等的虛擬子區域，包括：

在所述芯片電路中將包含所述驅動單元和所述扇出單元且面積最小的矩形框作為所述虛擬區域；

將所述矩形框在長度方向和寬度方向的中軸線作為所述虛擬線條，并利用所述虛擬線條將所述虛擬區域劃分為4個面積相等的虛擬子區域。

可選的，在所述目標區域執行緩沖器添加操作包括：