[發(fā)明專利]一種循環(huán)冗余校驗電路IP核實現(xiàn)系統(tǒng)及方法

在審

• 申請?zhí)枺?/td>: 202010790229.5
• 申請日: 2020-08-07
• 公開（公告）號: CN111897674A
• 公開（公告）日: 2020-11-06
• 發(fā)明（設計）人: 張宇帆;金永明;楊超;張熠陽;呂毓達
• 申請（專利權）人: 上海富瀚微電子股份有限公司
• 主分類號: G06F11/10
• 分類號: G06F11/10
• 代理公司: 上海思微知識產(chǎn)權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

1.一種循環(huán)冗余校驗電路IP核實現(xiàn)系統(tǒng)，其特征在于，包括寄存器配置模塊、預處理模塊、并行模除模塊、輸入位寬控制模塊、輸出和反饋處理模塊；

所述寄存器配置模塊，用于將接收到的配置信息配置給所述預處理模塊、并行模除模塊、輸入位寬控制模塊、輸出和反饋處理模塊；

所述輸入位寬控制模塊，用于根據(jù)所述配置信息以及每次輸入的有效數(shù)據(jù)對每次接收到的所述有效數(shù)據(jù)進行計數(shù)，并將每次接收到的所述有效數(shù)據(jù)的長度以及有效數(shù)據(jù)傳送結束信號發(fā)送給預處理模塊，所述輸入位寬控制模塊還控制預處理模塊對所述有效數(shù)據(jù)進行拼接處理，控制并行模除模塊進行并行模除運算；

所述預處理模塊，用于根據(jù)所述配置信息對有效數(shù)據(jù)進行處理，并對有效數(shù)據(jù)進行拼接處理，其中，拼接后的數(shù)據(jù)包括有效數(shù)據(jù)和無效數(shù)據(jù)；

所述并行模除模塊，用于并行模除運算，并通過標記位遮罩對無效數(shù)據(jù)進行遮罩處理，以得到模除結果和冗余運算結果；

所述輸出和反饋處理模塊，用于根據(jù)配置信息選擇所述有效數(shù)據(jù)的位數(shù)，以得到并輸出校驗碼和校驗結果，同時，處理所述模除結果得到反饋數(shù)據(jù)，將所述反饋數(shù)據(jù)發(fā)送給輸入位寬控制模塊，使得所述輸入位寬控制模塊根據(jù)反饋數(shù)據(jù)和每次輸入的有效數(shù)據(jù)進行下一輪的拼接處理。

2.如權利要求1所述的循環(huán)冗余校驗電路IP核實現(xiàn)系統(tǒng)，其特征在于，所述配置信息包括輸入異或值、輸出異或值、輸入反轉標志位、輸出反轉標志位、數(shù)據(jù)總長度、多項式和位寬選擇信號。

3.如權利要求2所述的循環(huán)冗余校驗電路IP核實現(xiàn)系統(tǒng)，其特征在于，

所述寄存器配置模塊的輸入端輸入了存儲CRC算法的配置信息；

所述寄存器配置模塊的第一個輸出端將輸入異或值和反轉標志位配置給所述預處理模塊；

所述寄存器配置模塊的第二個輸出端將數(shù)據(jù)總長度配置給所述輸入位寬控制模塊；

所述寄存器配置模塊的第三個輸出端將多項式配置給所述并行模除模塊；

所述寄存器配置模塊的第四個輸出端將輸出異或值和輸出反轉標志位配置給所述輸出和反饋處理模塊。

4.如權利要求3所述的循環(huán)冗余校驗電路IP核實現(xiàn)系統(tǒng)，其特征在于，

所述輸入位寬控制模塊的第一個輸入端口連接所述寄存器配置模塊，并接收所述數(shù)據(jù)總長度；

所述輸入位寬控制模塊的第二個輸入端口接收有效數(shù)據(jù)；

所述輸入位寬控制模塊統(tǒng)計有效數(shù)據(jù)的接收次數(shù)，并根據(jù)數(shù)據(jù)總長度自動對輸入的有效數(shù)據(jù)的長度進行調整，并將每次接收到的有效數(shù)據(jù)的長度發(fā)送給所述預處理模塊和輸出和反饋處理模塊，同時通過自動調整輸入位寬控制模塊的標記位遮罩mask來控制所述預處理模塊進行數(shù)據(jù)拼接調整。

5.如權利要求4所述的循環(huán)冗余校驗電路IP核實現(xiàn)系統(tǒng)，其特征在于，

所述預處理模塊的第一個輸入端輸入了有效數(shù)據(jù)；

所述預處理模塊的第二個輸入端連接所述輸入位寬控制模塊發(fā)送的有效數(shù)據(jù)傳送結束信號以及每次接收到的有效數(shù)據(jù)的數(shù)據(jù)長度；

所述預處理模塊的第三個輸入端從所述寄存器配置模塊的第一個輸出端接收了輸入異或值和反轉標志位；

所述預處理模塊的第四個輸入端接收所述輸出和反饋處理模塊反饋來的反饋數(shù)據(jù)；

所述預處理模塊根據(jù)配置參數(shù)對有效數(shù)據(jù)進行處理，并根據(jù)每次接收到的有效數(shù)據(jù)的數(shù)據(jù)長度以及有效數(shù)據(jù)傳送結束信號，對反饋數(shù)據(jù)和有效數(shù)據(jù)進行對應拼接。

6.如權利要求5所述的循環(huán)冗余校驗電路IP核實現(xiàn)系統(tǒng)，其特征在于，

所述并行模除模塊采用8bit、16bit或32bit中任一種并行模除輸入框架。

7.如權利要求6所述的循環(huán)冗余校驗電路IP核實現(xiàn)系統(tǒng)，其特征在于，

所述并行模除模塊的第一個輸入端接收所述寄存器配置模塊的第三個輸出端發(fā)送的多項式；

所述并行模除模塊的第二個輸入端接收所述輸入位寬控制模塊的第一個輸出端口按照順序發(fā)送的有效數(shù)據(jù)；

所述并行模除模塊的第三個輸入端接收所述輸入位寬控制模塊發(fā)送的所述標記位遮罩mask。