[發(fā)明專利]一種應(yīng)用于引信控制系統(tǒng)的SoC芯片結(jié)構(gòu)

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• 申請(qǐng)?zhí)枺?/td>: 202010787273.0
• 申請(qǐng)日: 2020-08-07
• 公開(kāi)（公告）號(hào): CN111857016A
• 公開(kāi)（公告）日: 2020-10-30
• 發(fā)明（設(shè)計(jì)）人: 武春風(fēng);劉林濤;秦勇;白明順;莫尚軍
• 申請(qǐng)（專利權(quán)）人: 航天科工微電子系統(tǒng)研究院有限公司
• 主分類號(hào): G05B19/042
• 分類號(hào): G05B19/042
• 代理公司: 成都九鼎天元知識(shí)產(chǎn)權(quán)代理有限公司 51214
• 代理人: 徐靜

本發(fā)明公開(kāi)了一種應(yīng)用于引信控制系統(tǒng)的SoC芯片結(jié)構(gòu)，包括CPU子系統(tǒng)、存儲(chǔ)器子系統(tǒng)、總線、橋、控制輸出子系統(tǒng)、輸入采樣子系統(tǒng)、通用外設(shè)子系統(tǒng)和時(shí)鐘復(fù)位子系統(tǒng)；先通過(guò)線性調(diào)頻輸出，再由片內(nèi)集成ADC實(shí)現(xiàn)引信控制系統(tǒng)中的信號(hào)轉(zhuǎn)換；再由32位RISC CPU進(jìn)行數(shù)據(jù)的分析處理；最后三路可編程開(kāi)關(guān)脈沖輸出給引信控制分系統(tǒng)，從而實(shí)現(xiàn)引信控制系統(tǒng)的環(huán)路控制等。本發(fā)明有效解決了引信控制系統(tǒng)分立器件集成實(shí)現(xiàn)方案的系統(tǒng)開(kāi)發(fā)復(fù)雜度高、體積大的問(wèn)題。

技術(shù)領(lǐng)域

本發(fā)明涉及SOC芯片技術(shù)領(lǐng)域，更為具體的，涉及一種應(yīng)用于引信控制系統(tǒng)的SoC芯片結(jié)構(gòu)。

背景技術(shù)

引信控制系統(tǒng)包括線性調(diào)頻輸出、微波信號(hào)采集和處理、三路可編程開(kāi)關(guān)脈沖輸出控制組成。要實(shí)現(xiàn)引信的控制系統(tǒng)，先輸出線性調(diào)頻信號(hào)，再由ADC采集信號(hào)，然后由處理器來(lái)分析處理ADC采集轉(zhuǎn)換的數(shù)據(jù)，最后通過(guò)三路可編程開(kāi)關(guān)脈沖輸出。

目前，引信的控制系統(tǒng)主要采用單片機(jī)+ADC/DAC等分立器件實(shí)現(xiàn)的方式。如國(guó)內(nèi)外公司和相關(guān)單位在進(jìn)行引信控制系統(tǒng)研發(fā)設(shè)計(jì)時(shí)，采用的是低功耗單片機(jī)+ADC和DAC芯片等分立器件集成的方案。這主要是因?yàn)槟壳斑€沒(méi)有針對(duì)引信控制系統(tǒng)的應(yīng)用需求而開(kāi)發(fā)的專用控制SoC芯片，所以只能采用基于低功耗單片機(jī)的分立器件二次集成方案，這增加了引信系統(tǒng)研發(fā)的復(fù)雜度，并且分立器件集成實(shí)現(xiàn)的控制系統(tǒng)體積大，使得引信的微型化遭遇瓶頸。

發(fā)明內(nèi)容

本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提供一種應(yīng)用于引信控制系統(tǒng)的SoC芯片結(jié)構(gòu)，有效解決了引信控制系統(tǒng)分立器件集成實(shí)現(xiàn)方案的系統(tǒng)開(kāi)發(fā)復(fù)雜度高、體積大的問(wèn)題。

本發(fā)明的目的是通過(guò)以下方案實(shí)現(xiàn)的：

一種應(yīng)用于引信控制系統(tǒng)的SoC芯片結(jié)構(gòu)，包括總線、橋、CPU子系統(tǒng)、存儲(chǔ)器子系統(tǒng)、控制輸出子系統(tǒng)、輸入采樣子系統(tǒng)、外設(shè)子系統(tǒng)和時(shí)鐘復(fù)位子系統(tǒng)，所述總線包括高速總線和低速總線；高速總線與低速總線通過(guò)橋連接；所述CPU子系統(tǒng)與高速總線連接，高速總線分別與存儲(chǔ)器子系統(tǒng)和橋連接；所述控制輸出子系統(tǒng)與低速總線連接，低速總線與橋連接；所述輸入采樣子系統(tǒng)與低速總線連接；所述外設(shè)子系統(tǒng)與低速總線連接；所述時(shí)鐘復(fù)位子系統(tǒng)與低速總線連接。

進(jìn)一步地，所述CPU子系統(tǒng)包括中央處理器、喚醒中斷控制器和調(diào)試接口；所述喚醒中斷控制器與中央處理器連接，用于完成喚醒和中斷控制功能；所述調(diào)試接口與中央處理器連接，用于實(shí)現(xiàn)芯片調(diào)試功能；所述CPU子系統(tǒng)以高速總線上主設(shè)備的方式工作，通過(guò)高速總線與其他子系統(tǒng)連接與通信。

進(jìn)一步地，所述存儲(chǔ)器子系統(tǒng)包括DMA模塊、SRAM模塊和eflash模塊；所述DDMA模塊、SRAM模塊和eflash模塊均與高速總線連接。

進(jìn)一步地，所述控制輸出子系統(tǒng)包括線性調(diào)頻輸出模塊和三路可編程開(kāi)關(guān)脈沖輸出模塊；所述線性調(diào)頻輸出模塊的輸出信號(hào)頻率可編程，上限頻率和下限頻率能獨(dú)立設(shè)置；所述三路可編程開(kāi)關(guān)脈沖輸出模塊的啟動(dòng)/停止能單獨(dú)控制；所述線性調(diào)頻輸出模塊、三路可編程開(kāi)關(guān)脈沖輸出模塊均與低速總線連接。

進(jìn)一步地，所述輸入采樣子系統(tǒng)包含ADC模塊和多路可選帶通濾波器；所述ADC模塊和多路可選帶通濾波器均與低速總線連接，并且所述ADC模塊的輸入端與多路可選帶通濾波器的輸出端連接。

進(jìn)一步地，所述外設(shè)子系統(tǒng)包括UART模塊、SPI模塊、GPIO模塊和TIMERS模塊；所述UART模塊、SPI模塊、GPIO模塊和TIMERS模塊均為通用模塊，所述UART模塊、SPI模塊、GPIO模塊和TIMERS模塊均與低速總線連接。

進(jìn)一步地，所述時(shí)鐘復(fù)位子系統(tǒng)包括PLL模塊、POR模塊和CLK/RST模塊；所述PLL模塊、POR模塊為通用片上鎖相環(huán)和上電復(fù)位電路模塊，所述PLL模塊用于實(shí)現(xiàn)3、4等倍頻功能；所述CLK/RST模塊用于實(shí)現(xiàn)對(duì)時(shí)鐘和復(fù)位信號(hào)的整形濾波處理功能。