[發明專利]對集成電路進行ESD防護的方法

在審

• 申請號: 202010786981.2
• 申請日: 2020-08-07
• 公開（公告）號: CN111900158A
• 公開（公告）日: 2020-11-06
• 發明（設計）人: 顧大元;胡忠偉;韓玲玲;喬暢君;孫可平
• 申請（專利權）人: 深圳市中明科技股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;G01R31/00;G01R31/40
• 代理公司: 北京衛智暢科專利代理事務所(普通合伙) 11557
• 代理人: 陳佳

本發明提供了一種對集成電路進行ESD防護的方法，所述ESD防護的方法包括選用一ESD失效模型對各個類型的電源隔離結構分別進行ESD失效試驗失效電壓；根據ESD失效試驗結果獲得ESD失效與電源系統分布電容的相關性；基于所述ESD失效與電源系統分布電容的相關性，對所述集成電路中的電源隔離結構進行結構設計；利用設計后的電源隔離結構對所述集成電路進行ESD防護。本發明通過對集成電路中電源隔離結構進行ESD失效試驗獲得ESD失效與電源系統分布電容的相關性，進而對電源隔離結構進行結構的改進設計，以提升電源隔離結構對于集成電路的電源隔離性能，有效避免ESD對集成電路造成的損傷，提升了靜電防護性能。

技術領域

本發明涉及集成電路靜電防護技術領域，特別涉及一種對集成電路進行 ESD防護的方法。

背景技術

靜電放電(Electrostatic Discharge，ESD)對電子器件的危害，尤其對集成電路(Integrated Circuit，IC)芯片的危害，越來越引起了人們的重視。各種各樣防護ESD的技術措施近幾十年發展迅速，其中IC芯片的各種ESD防護網絡設計與應用，是重要措施之一。

針對如何對集成電路進行有效的ESD防護一直是本領域技術人員不斷研究與探索的課題。

發明內容

本發明的目的在于提供一種對集成電路進行ESD防護的方法，以提升集成電路的ESD防護性能。

為解決上述技術問題，本發明提供一種對集成電路進行ESD防護的方法，所述對集成電路進行ESD防護的方法包括：

選用至少一ESD失效模型對各個類型的電源隔離結構分別進行ESD失效試驗；

根據ESD失效試驗結果獲得ESD失效與電源系統分布電容的相關性；

基于所述ESD失效與電源系統分布電容的相關性，對所述集成電路中的電源隔離結構進行結構設計；

利用設計后的電源隔離結構對所述集成電路進行ESD防護。

可選的，在所述的對集成電路進行ESD防護的方法中，還包括如下步驟：

對已進行過ESD失效試驗的電源隔離結構進行ESD失效機理分析。

可選的，在所述的對集成電路進行ESD防護的方法中，還包括如下步驟：

對ESD失效與電源系統分布電容的相關性進行SPICE模擬試驗驗證。

可選的，在所述的對集成電路進行ESD防護的方法中，所述ESD失效與電源系統分布電容的相關性為正相關。

可選的，在所述的對集成電路進行ESD防護的方法中，所述對所述集成電路中的電源隔離結構進行結構設計的過程如下：

獲取電源隔離結構的擊穿電壓；

根據所述擊穿電壓制備對應結構的電源隔離結構。

可選的，在所述的對集成電路進行ESD防護的方法中，當所述電源隔離結構為電源鉗，所述電源鉗的擊穿電壓為1.2V時，制備的電源鉗的改進之處在于：以普通工藝形成的硅化物作為聚合物門(Poly-gate)的側壁。

可選的，在所述的對集成電路進行ESD防護的方法中，當所述電源隔離結構為電源鉗，所述電源鉗的擊穿電壓為3.3V時，制備的電源鉗的改進之處在于：以普通工藝形成的硅化物作為聚合物門的側壁，并去除附加于硅化物下的較低電阻上的ESD離子阻抗。

可選的，在所述的對集成電路進行ESD防護的方法中，所述電源鉗的種類為GG-NMOS或MOS-FET。