[發明專利]一種層次化設計芯片時序收斂的方法、系統及存儲介質

有效

• 申請號: 202010785108.1
• 申請日: 2020-08-06
• 公開（公告）號: CN111967212B
• 公開（公告）日: 2021-05-18
• 發明（設計）人: 王銳;關娜;李建軍;莫軍;王亞波
• 申請（專利權）人: 廣芯微電子（廣州）股份有限公司
• 主分類號: G06F30/39
• 分類號: G06F30/39
• 代理公司: 廣州三環專利商標代理有限公司 44202
• 代理人: 陳旭紅;呂金金

本申請提供了一種層次化設計芯片時序收斂的方法、系統，其中方法包括：根據全芯片的設計數據完成第一次標準單元放置；根據子模塊的設計數據完成第二次標準單元放置；其中，所述子模塊設計數據包括子模塊時序模型；對比所述子模塊時序模型及子模塊端口處的物理延時信息，獲取缺失的時序弧數據；根據所述時序弧數據及時間信息進行腳本語言轉化，完成子模塊接口設計時序收斂。本技術方案能夠在設計早期規避由于ETM模型時序弧缺失或者延遲信息不準確導致芯片設計周期加長的問題，有效縮短設計周期，加快芯片上市進程，推進產品面世時間。

技術領域

本發明涉及芯片設計技術領域，特別是涉及一種層次化設計芯片時序收斂的方法、系統及存儲介質。

背景技術

隨著芯片設計難度增加、規模擴大以及工藝尺寸縮小，芯片物理實現的收斂速度直接影響到芯片量產上市時間，所以提高芯片物理收斂速度至關重要。目前，中大規模芯片物理設計會采用并行的層次化設計策略，第一層級在設計過程中需要使用第二層級提供的物理模型和時序模型，第二層級在設計過程中需要使用第三層級提供的物理模型和時序模型。時序模型使用extracted timing model,簡稱ETM。ETM由第二層級或者第三層級設計者通過EDA工具抽取。ETM抽取涉及到兩個階段，時鐘樹插入之前和時鐘樹插入之后。

現有產生ETM的方法會存在時序弧丟失、數據鏈路物理延遲丟失、常數路徑物理延遲不能體現、抽取的物理鏈路延遲和第一層級不一致的問題；丟失時序弧或者數據鏈路物理延遲會導致第一層級和第二層級之間的時序收斂效率大大降低，抽取的物理鏈路延遲和第一層級不一致會造成在第一層級優化過程中并不會看到時序違例，但是在設計完成后期第一層級和第二層級拼接階段看到非常嚴重的時序為例，導致芯片時序收斂會需要重新迭代收斂。

發明內容

本發明提供一種層次化設計芯片時序收斂的方法、系統，實現在設計早期檢查時序弧丟失、數據鏈路物理延遲丟失及常數路徑物理延遲，并提高了第一層級和第二層級拼接處的時序收斂效率。

本發明一個實施例提供一種層次化設計芯片時序收斂的方法，包括：

根據全芯片的設計數據完成第一次標準單元放置；

根據子模塊的設計數據完成第二次標準單元放置；其中，所述子模塊設計數據包括子模塊時序模型；

對比所述子模塊時序模型及子模塊端口處的物理延時信息，獲取缺失的時序弧數據；

根據所述時序弧數據及時間信息進行腳本語言轉化，完成子模塊接口設計時序收斂。

進一步地，所述的一種層次化設計芯片時序收斂的方法，還包括：通過子模塊端口時鐘獲取所述第一次標準單元放置的信息及預繞線之后的子模塊端口處的物理延時信息。

進一步地，所述根據所述時序弧數據及時間信息進行腳本語言轉化，完成子模塊接口設計時序收斂之前，還包括：獲取時間信息。

進一步地，所述第一次標準單元放置包括時序驅動放置及擁塞度驅動放置。

進一步地，所述子模塊設計數據還包括子模塊物理模型。

進一步地，所述根據全芯片的設計數據完成第一次標準單元放置及所述根據子模塊的設計數據完成第二次標準單元放置同時進行。

本發明一個實施例提供一種層次化設計芯片時序收斂的裝置，包括：

第一次標準單元放置模塊，用于根據全芯片的設計數據完成第一次標準單元放置；

第二次標準單元放置模塊，用于根據子模塊的設計數據完成第二次標準單元放置；其中，所述子模塊設計數據包括子模塊時序模型；

時序弧數據獲取模塊，用于對比所述子模塊時序模型及子模塊端口處的物理延時信息，獲取缺失的時序弧數據；