[發明專利]一種層次化設計芯片時序收斂的方法、系統及存儲介質

有效

• 申請號: 202010785108.1
• 申請日: 2020-08-06
• 公開（公告）號: CN111967212B
• 公開（公告）日: 2021-05-18
• 發明（設計）人: 王銳;關娜;李建軍;莫軍;王亞波
• 申請（專利權）人: 廣芯微電子（廣州）股份有限公司
• 主分類號: G06F30/39
• 分類號: G06F30/39
• 代理公司: 廣州三環專利商標代理有限公司 44202
• 代理人: 陳旭紅;呂金金

1.一種層次化設計芯片時序收斂的方法，其特征在于，包括：

根據全芯片的設計數據完成第一次標準單元放置；其中，所述第一次標準單元放置包括時序驅動放置及擁塞度驅動放置；

同時，根據子模塊的設計數據完成第二次標準單元放置；其中，所述子模塊設計數據包括子模塊時序模型；

對比所述子模塊時序模型及子模塊端口處的物理延時信息，獲取缺失的時序弧數據；

根據所述時序弧數據及時間信息進行腳本語言轉化，將缺失的時序弧結合到達時間轉化為腳本語言及將ETM中端口延時遠大于第一層及抓取的到達時間的時序弧依據第一層級到達時間轉換為腳本語言，完成子模塊接口設計時序收斂。

2.如權利要求1所述的一種層次化設計芯片時序收斂的方法，其特征在于，還包括：通過子模塊端口時鐘獲取所述第一次標準單元放置的信息及預繞線之后的子模塊端口處的物理延時信息。

3.如權利要求1所述的一種層次化設計芯片時序收斂的方法，其特征在于，所述根據所述時序弧數據及時間信息進行腳本語言轉化，完成子模塊接口設計時序收斂之前，還包括：獲取時間信息。

4.如權利要求1所述的一種層次化設計芯片時序收斂的方法，其特征在于，所述子模塊設計數據還包括子模塊物理模型。

5.一種層次化設計芯片時序收斂的裝置，其特征在于，包括：

第一次標準單元放置模塊，用于根據全芯片的設計數據完成第一次標準單元放置；其中，所述第一次標準單元放置包括時序驅動放置及擁塞度驅動放置；

第二次標準單元放置模塊，用于根據子模塊的設計數據完成第二次標準單元放置；其中，所述子模塊設計數據包括子模塊時序模型；其中，所述第一次標準單元放置模塊與所述第二次標準單元放置模塊同時進行；

時序弧數據獲取模塊，用于對比所述子模塊時序模型及子模塊端口處的物理延時信息，獲取缺失的時序弧數據；

腳本語言轉化模塊，用于根據所述時序弧數據及時間信息進行腳本語言轉化，將缺失的時序弧結合到達時間轉化為腳本語言及將ETM中端口延時遠大于第一層及抓取的到達時間的時序弧依據第一層級到達時間轉換為腳本語言，完成子模塊接口設計時序收斂。

6.如權利要求5所述的一種層次化設計芯片時序收斂的裝置，其特征在于，還包括：物理延時信息獲取模塊，用于通過子模塊端口時鐘獲取所述第一次標準單元放置的信息及預繞線之后的子模塊端口處的物理延時信息。

7.如權利要求5所述的一種層次化設計芯片時序收斂的裝置，其特征在于，還包括：時間信息獲取模塊，用于獲取時間信息。

8.一種計算機可讀存儲介質，其特征在于，包括：所述存儲介質包括存儲的計算機程序，其中，在所述計算機程序運行時控制所述計算機可讀存儲介質所在設備執行如權利要求1至4任一項所述的一種層次化設計芯片時序收斂的方法。