[發明專利]一種半導體器件及其制造方法

在審

• 申請號: 202010783067.2
• 申請日: 2020-08-06
• 公開（公告）號: CN111883535A
• 公開（公告）日: 2020-11-03
• 發明（設計）人: 許鵬凱;喬夫龍;任佳
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L21/28;H01L29/423
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 徐偉

本發明提供了一種半導體器件及其制造方法，上述的制造方法具體包括：提供襯底，存儲區域的襯底上形成有多個存儲晶體管的堆疊柵極；在各個堆疊柵極的兩側側壁形成低于上述堆疊柵極的側墻；對以上述側墻定義的離子注入區域執行上述存儲區域的離子注入；以及進行灰化工藝并以上述側墻為上述堆疊柵極的保護層濕法清洗上述存儲區域，以去除上述離子注入后殘留的光刻膠。本發明還提供了根據上述制造方法所形成的半導體器件。根據本發明所提供的半導體器件及其制造方法，能夠解決離子注入工藝所導致堆疊柵極倒塌的問題，從而提高所制成的半導體器件的良率。

技術領域

本發明涉及半導體器件及其制造方法領域，尤其涉及一種閃存器件及其制造方法。

背景技術

自從早年德州儀器的Jack Kilby博士發明了集成電路之時起，科學家和工程師已經在半導體器件和工藝方面作出了眾多發明和改進。近50年來半導體尺寸已經有了明顯的降低，這導致了不斷增長的處理速度和不斷降低的功耗。迄今為止，半導體的發展大致遵循著摩爾定律，摩爾定律大意是指密集集成電路中晶體管的數量約每兩年翻倍。現在，半導體工藝正在朝著20nm以下發展，其中一些公司正在著手14nm工藝。這里只是提供一個參考，硅原子約為0.2nm，這意味著通過20nm工藝制造出的兩個獨立組件之間的距離僅僅約為一百個硅原子。半導體器件制造因此變得越來越具有挑戰性，并且朝著物理上可能的極限推進。

NAND閃存器件以其較高的存儲密度以及可以不斷進行尺寸縮減的優點而在閃存產品中受到較大的關注。如上所述的，隨著半導體技術的發展，NAND閃存技術的節點不斷推進，存儲柵極以及存儲柵極之間空隙的尺寸都不斷減小。這就使得柵極的高寬比顯著增加。

在傳統的NAND閃存器件的制備工藝流程中，在柵極形成之后，需要沉積側壁氧化層以便于后續對柵極層間介質層的保護，同時定義后續離子注入范圍與柵極之間的距離。然而，該側壁氧化層由于其親水的特性，使得后續濕法清洗工藝對柵極產生較大的力矩。尤其是在柵極之間的空隙尺寸不一致的情況下，柵極兩側空隙尺寸的差異會導致柵極兩側的力矩不平衡，從而加劇這種力矩對柵極產生的影響。這種不平衡的表面張力，極有可能使得柵極結構發生傾斜，更為嚴重的甚至會引發柵極結構倒塌的問題。

請結合圖1A-圖1H來理解現有工藝中所存在的柵極結構坍塌的問題。經過柵極刻蝕工藝之后，形成不同尺寸的柵極結構，包括存儲區域A中作為存儲晶體管的柵極和外圍區域B中作為外圍器件的柵極。其中存儲區域A的存儲晶體管的堆疊柵極200為具有較大高寬比的結構。為清除刻蝕過程中所殘留的聚合物，需要進行濕法清洗工藝，具體如圖1A所示。其中，刻蝕后的堆疊柵極結構從下往上依次為浮柵210的多晶硅，層間介質層220(主要由氧化硅和氮化硅構成)和控制柵230的多晶硅。可以理解的是，由于工藝需要，在堆疊柵極200的上方還可以形成有氮化硅掩膜層240以及刻蝕后剩余的絕緣層250(氧化硅材質)，堆疊柵極200及其上方的氮化硅掩膜層240和絕緣層250共同構成堆疊膜層結構。其中，由于氧化硅為親水材質，所以在濕法清洗中，所用化學試劑會對堆疊膜層結構的上部分產生拉力。

經過以上濕法工藝之后，盡管濕法清洗試劑400對堆疊膜層結構的上部分產生拉力，但是由于剩余的絕緣層250和氮化硅掩膜層240膜層較薄，所產生的力矩較小，堆疊膜層結構在經過以上濕法工藝之后仍然正常，如圖1B所示。

隨后進行側墻310氧化硅的沉積，在堆疊膜層結構的側壁、頂部以及襯底上方區域沉積氧化硅介質，如圖1C所示。上述的側墻310能夠起到在后續工藝中對柵極層間介質層的保護，同時能夠定義后續離子注入范圍與柵極之間的距離。

在現有的NAND閃存工藝流程中，需要對存儲區域A進行離子注入的工藝，在此步驟中，需要涂布光刻膠500，并進行圖案化將存儲區域A完全打開，如圖1D所示。隨后如圖1E所示出的，對未被光刻膠500阻擋的區域進行離子注入工藝。在離子注入工藝后，如圖1F所示出的，將光刻膠完全移除。