[發(fā)明專利]半導(dǎo)體存儲器裝置和存儲器系統(tǒng)

在審

• 申請?zhí)枺?/td>: 202010780870.0
• 申請日: 2020-08-06
• 公開（公告）號: CN113035261A
• 公開（公告）日: 2021-06-25
• 發(fā)明（設(shè)計）人: 柳睿信;車相彥;趙誠慧;李起準(zhǔn);李明奎;權(quán)寧天;尹載允
• 申請（專利權(quán)）人: 三星電子株式會社
• 主分類號: G11C29/42
• 分類號: G11C29/42;G06F11/10
• 代理公司: 北京銘碩知識產(chǎn)權(quán)代理有限公司 11286
• 代理人: 張川緒;劉燦強

公開了半導(dǎo)體存儲器裝置和存儲器系統(tǒng)。所述半導(dǎo)體存儲器裝置包括存儲器單元陣列和包括糾錯碼(ECC)引擎的接口電路。存儲器單元陣列包括多個易失性存儲器單元、正常單元區(qū)域和奇偶校驗單元區(qū)域。在寫入操作中，接口電路從外部裝置接收主數(shù)據(jù)和第一奇偶校驗數(shù)據(jù)，并且將主數(shù)據(jù)存儲在正常單元區(qū)域中，將第一奇偶校驗數(shù)據(jù)存儲在奇偶校驗單元區(qū)域中，第一奇偶校驗數(shù)據(jù)基于第一ECC生成。在讀取操作中，接口電路基于第一奇偶校驗數(shù)據(jù)使用第二糾錯碼對主數(shù)據(jù)執(zhí)行糾錯碼解碼，以校正主數(shù)據(jù)中的第一類型的錯誤。第二糾錯碼具有與第一糾錯碼的奇偶校驗矩陣相同的奇偶校驗矩陣。

本申請基于并要求于2019年12月24日在韓國知識產(chǎn)權(quán)局(KIPO)提交的第10-2019-0173598號韓國專利申請的優(yōu)先權(quán)，所述韓國專利申請的公開通過引用全部包含于此。

技術(shù)領(lǐng)域

示例性實施例涉及存儲器，更具體地，涉及半導(dǎo)體存儲器裝置和存儲器系統(tǒng)。

背景技術(shù)

近來，可用作最新存儲器系統(tǒng)中的存儲裝置的半導(dǎo)體存儲器的容量和速度正在提高。此外，正在進(jìn)行各種嘗試以在更小的空間內(nèi)安裝具有更大容量的存儲器并高效地操作存儲器。

近來，為了提高半導(dǎo)體存儲器的集成度，正在應(yīng)用包括多個堆疊存儲器芯片的3維(3D)結(jié)構(gòu)來代替2維(2D)結(jié)構(gòu)。基于對大集成度和大容量存儲器的需求，已經(jīng)研發(fā)了采用存儲器芯片的3D堆疊結(jié)構(gòu)來提高存儲器的容量、通過減小半導(dǎo)體芯片的尺寸來提高集成度并減小制造半導(dǎo)體芯片的成本的結(jié)構(gòu)。

發(fā)明內(nèi)容

一個或多個示例性實施例提供了一種能夠提高糾錯能力的半導(dǎo)體存儲器裝置。

一個或多個示例性實施例提供了一種能夠提高糾錯能力的存儲器系統(tǒng)。

根據(jù)公開的方面，提供了一種半導(dǎo)體存儲器裝置，所述半導(dǎo)體存儲器裝置包括：存儲器單元陣列，包括結(jié)合到多條字線和多條位線的多個易失性存儲器單元，存儲器單元陣列包括正常單元區(qū)域和奇偶校驗單元區(qū)域；以及接口電路，包括糾錯碼(ECC)引擎，接口電路被配置為：在半導(dǎo)體存儲器裝置的寫入操作中，從外部裝置接收主數(shù)據(jù)和第一奇偶校驗數(shù)據(jù)，第一奇偶校驗數(shù)據(jù)基于第一ECC生成，以及將主數(shù)據(jù)存儲在正常單元區(qū)域中，并且將第一奇偶校驗數(shù)據(jù)存儲在奇偶校驗單元區(qū)域中；在半導(dǎo)體存儲器裝置的讀取操作中，基于從奇偶校驗單元區(qū)域讀取的第一奇偶校驗數(shù)據(jù)，使用第二ECC對從正常單元區(qū)域讀取的主數(shù)據(jù)執(zhí)行ECC解碼，以校正主數(shù)據(jù)中的第一類型的錯誤，其中，第二ECC具有與第一ECC的奇偶校驗矩陣相同的奇偶校驗矩陣。

根據(jù)公開的另一方面，提供了一種存儲器系統(tǒng)，所述存儲器系統(tǒng)包括：存儲器控制器，包括第一糾錯碼(ECC)引擎，存儲器控制器被配置為通過使用第一ECC基于主數(shù)據(jù)生成第一奇偶校驗數(shù)據(jù)；以及半導(dǎo)體存儲器裝置，被配置為從存儲器控制器接收主數(shù)據(jù)和第一奇偶校驗數(shù)據(jù)，其中，半導(dǎo)體存儲器裝置包括：存儲器單元陣列，包括結(jié)合到多條字線和多條位線的多個易失性存儲器單元，存儲器單元陣列包括正常單元區(qū)域和奇偶校驗單元區(qū)域；以及接口電路，包括第二ECC引擎，接口電路被配置為：在半導(dǎo)體存儲器裝置的寫入操作中，將主數(shù)據(jù)存儲在正常單元區(qū)域中，并且將第一奇偶校驗數(shù)據(jù)存儲在奇偶校驗單元區(qū)域中，在半導(dǎo)體存儲器裝置的讀取操作中，基于從奇偶校驗單元區(qū)域讀取的第一奇偶校驗數(shù)據(jù)，使用第二ECC對從正常單元區(qū)域讀取的主數(shù)據(jù)執(zhí)行ECC解碼，以校正主數(shù)據(jù)中的第一類型的錯誤，其中，第二ECC具有與第一ECC的奇偶校驗矩陣相同的奇偶校驗矩陣，其中，第一ECC引擎被配置為從半導(dǎo)體存儲器裝置接收主數(shù)據(jù)，并且被配置為使用第一ECC來校正主數(shù)據(jù)中的第二類型的錯誤，并且，其中，第二類型與第一類型不同。