[發明專利]基于FPGA的低時延數據處理方法

在審

• 申請號: 202010777683.7
• 申請日: 2020-08-05
• 公開（公告）號: CN114064528A
• 公開（公告）日: 2022-02-18
• 發明（設計）人: 李云飛;王秋生;周建鋒;周凱
• 申請（專利權）人: 山西銀河電子設備廠
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 太原萬惟新致知識產權代理事務所(特殊普通合伙) 14121
• 代理人: 黃海燕

本發明提供一種基于FPGA的低時延數據處理方法，其包括以下步驟：FPGA處理單元檢測接收使能信號是否有效，當接收使能信號有效時向接收FIFO存儲器中寫入幀同步符SYN，并將數據寫入接收FIFO存儲器中；FPGA處理單元檢測接收使能信號是否有效，當接收使能信號無效時向接收FIFO存儲器中寫入幀結束符END，記錄為一幀；預先設定幀數閾值，當接收到的數據幀數達到所述幀數閾值時，數據處理單元讀取接收FIFO存儲期內的數據并進行處理，并將處理后的數據通過FPGA處理單元寫入發送FIFO存儲器。本發明提供的基于FPGA的低時延數據處理方法，軟、硬件協同，流水分割，使用FPGA實現收/發分幀、定時發送、指令發送與軟件數據并行處理，盡可能地提升了數據處理速度。

技術領域

本發明屬于電子信息與通信技術領域，尤其涉及到一種基于FPGA的低時延數據處理方法。

背景技術

現代通信系統中，為了保證數據通信的實時性，系統綜合控制模塊往往對系統中的各個子模塊數據處理都有著嚴格的時間閾值限制。如果某個子模塊在數據處理過程中超過了時間閾值，系統綜合控制模塊認為該子模塊故障。在某些苛刻的使用環境下（如航空、航天環境），要求子模塊的體積小、功耗低、數據處理實時性高。因此無法選擇高性能處理器（體積大，功耗高）進行數據處理，只能選擇而小型化、低功耗的芯片。小型化、低功耗的芯片在處理性能上往往存在著一定的瓶頸，如果需要大數據量處理，就會存在處理時間臨界甚至超出規定的時間閾值的情況。

發明內容

本發明的一個目的是提供一種基于FPGA的低時延數據處理方法，并提供至少后面將說明的優點。

本發明的另一個目的是提供一種基于FPGA的低時延數據處理方法，軟、硬件協同，流水分割，使用FPGA實現收/發分幀、定時發送、指令發送與軟件數據并行處理，盡可能地提升了數據處理速度。

本發明的技術方案如下：

基于FPGA的低時延數據處理方法，其包括以下步驟：

FPGA處理單元檢測接收使能信號是否有效，當所述接收使能信號有效時向接收FIFO存儲器中寫入幀同步符SYN，并將數據寫入所述接收FIFO存儲器中；

FPGA處理單元檢測接收使能信號是否有效，當所述接收使能信號無效時向所述接收FIFO存儲器中寫入幀結束符END，記錄為一幀；

預先設定幀數閾值，當接收到的數據幀數達到所述幀數閾值時，所述數據處理單元讀取所述接收FIFO存儲期內的數據并進行處理，并將處理后的數據通過所述FPGA處理單元寫入發送FIFO存儲器；

FPGA處理單元在處理后的數據中檢測到發送標識符SEND_EN時，從所述發送FIFO存儲器中調取所述處理后的數據進行發送；或者所述FPGA處理單元在向所述接收FIFO存儲器中寫入幀同步符時啟動定時器開始計時并將其作為處理時間；預先設定一處理時間閾值，當所述處理時間達到所述處理時間閾值時，所述FPGA處理單元從所述發送FIFO處理器中調取所述處理后的數據進行發送。

優選的是，所述的基于FPGA的低時延數據處理方法中，所述FPGA處理單元將數據寫入所述接收FIFO存儲器時，所述接收FIFO存儲器的讀寫數據位寬的最高bit位用于指示數據有效性，1為無效，0位有效；次高bit位及低8bit相結合指示SYN和END；最高bit和次高bit都為0時，低8bit指示為數據。

優選的是，所述的基于FPGA的低時延數據處理方法中，所述接收FIFO存儲器的讀寫數據位寬為16bit， SYN定義為0x40FF，END定義為0x4000，無效數據定義為0x8000，有效數據定義為0x00XX。

優選的是，所述的基于FPGA的低時延數據處理方法中，所述數據處理單元處理數據包括：

從所述接收FIFO存儲器中讀取數據，將SYN和END之間的無效數據丟棄，有效數據拷貝至緩存BUF存儲器處理，處理完寫入發送FIFO存儲器；

寫入最后一個數據后，向FPGA處理單元寫入發送標識符SEND_EN。