[發(fā)明專利]基于FPGA的低時延數(shù)據(jù)處理方法

在審

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• 申請日: 2020-08-05
• 公開（公告）號: CN114064528A
• 公開（公告）日: 2022-02-18
• 發(fā)明（設計）人: 李云飛;王秋生;周建鋒;周凱
• 申請（專利權(quán)）人: 山西銀河電子設備廠
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 太原萬惟新致知識產(chǎn)權(quán)代理事務所(特殊普通合伙) 14121
• 代理人: 黃海燕

1.基于FPGA的低時延數(shù)據(jù)處理方法，其特征在于，包括以下步驟：

FPGA處理單元檢測接收使能信號是否有效，當所述接收使能信號有效時向接收FIFO存儲器中寫入幀同步符SYN，并將數(shù)據(jù)寫入所述接收FIFO存儲器中；

FPGA處理單元檢測接收使能信號是否有效，當所述接收使能信號無效時向所述接收FIFO存儲器中寫入幀結(jié)束符END，記錄為一幀；

預先設定幀數(shù)閾值，當接收到的數(shù)據(jù)幀數(shù)達到所述幀數(shù)閾值時，所述數(shù)據(jù)處理單元讀取所述接收FIFO存儲期內(nèi)的數(shù)據(jù)并進行處理，并將處理后的數(shù)據(jù)通過所述FPGA處理單元寫入發(fā)送FIFO存儲器；

FPGA處理單元在處理后的數(shù)據(jù)中檢測到發(fā)送標識符SEND_EN時，從所述發(fā)送FIFO存儲器中調(diào)取所述處理后的數(shù)據(jù)進行發(fā)送；或者所述FPGA處理單元在向所述接收FIFO存儲器中寫入幀同步符時啟動定時器開始計時并將其作為處理時間；預先設定一處理時間閾值，當所述處理時間達到所述處理時間閾值時，所述FPGA處理單元從所述發(fā)送FIFO處理器中調(diào)取所述處理后的數(shù)據(jù)進行發(fā)送。

2.如權(quán)利要求1所述的基于FPGA的低時延數(shù)據(jù)處理方法，其特征在于，所述FPGA處理單元將數(shù)據(jù)寫入所述接收FIFO存儲器時，所述接收FIFO存儲器的讀寫數(shù)據(jù)位寬的最高bit位用于指示數(shù)據(jù)有效性，1為無效，0位有效；次高bit位及低8bit相結(jié)合指示SYN和END；最高bit和次高bit都為0時，低8bit指示為數(shù)據(jù)。

3.如權(quán)利要求2所述的基于FPGA的低時延數(shù)據(jù)處理方法，其特征在于，所述接收FIFO存儲器的讀寫數(shù)據(jù)位寬為16bit， SYN定義為0x40FF，END定義為0x4000，無效數(shù)據(jù)定義為0x8000，有效數(shù)據(jù)定義為0x00XX。

4.如權(quán)利要求1所述的基于FPGA的低時延數(shù)據(jù)處理方法，其特征在于，所述數(shù)據(jù)處理單元處理數(shù)據(jù)包括：

從所述接收FIFO存儲器中讀取數(shù)據(jù)，將SYN和END之間的無效數(shù)據(jù)丟棄，有效數(shù)據(jù)拷貝至緩存BUF存儲器處理，處理完寫入發(fā)送FIFO存儲器；

寫入最后一個數(shù)據(jù)后，向FPGA處理單元寫入發(fā)送標識符SEND_EN。