[發明專利]半導體結構及其制作方法

在審

• 申請號: 202010776948.1
• 申請日: 2020-08-05
• 公開（公告）號: CN114068546A
• 公開（公告）日: 2022-02-18
• 發明（設計）人: 盧經文
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242
• 代理公司: 上海晨皓知識產權代理事務所(普通合伙) 31260
• 代理人: 成麗杰

本發明實施例提供一種半導體結構及其制作方法，半導體結構包括：基底，基底內具有導電接觸區域，基底暴露出導電接觸區域；位線結構和位于位線結構側壁的隔離墻，多個分立的位線結構位于基底上，隔離墻包括至少一層隔離層，隔離層包括靠近位線結構的第一隔離部和背離位線結構的第二隔離部，至少一層隔離層的第二隔離部內具有摻雜離子，在具有摻雜離子的隔離層中，第二隔離部的硬度大于第一隔離部的硬度，或者，第二隔離部的介電常數低于第一隔離部的介電常數；電容接觸孔，電容接觸孔暴露導電接觸區域，在平行于位線結構的排列方向上，電容接觸孔的頂部寬度大于底部寬度。本發明有利于提高半導體結構的導電性能。

技術領域

本發明實施例涉及半導體領域，特別涉及一種半導體結構及其制作方法。

背景技術

DRAM晶體管和電容器之間通常通過沉積多晶硅或金屬來進行導線連接，隨著半導體制程的微縮，連接DRAM晶體管和電容器之間的電容接觸孔的尺寸也隨之微縮，當電容接觸孔的深寬比較高時，電容接觸孔的填充容易出現空洞問題，這會極大地增大導線阻值。

此外，隨著半導體制程的微縮，相鄰導電結構之間的距離逐漸縮短，這使得相鄰位線之間、位線與電容導線之間、相鄰電容導線之間都存在寄生電容問題。

發明內容

本發明實施例提供一種半導體結構及其制作方法，有利于提高半導體結構的導電性能。

為解決上述問題，本發明實施例提供一種半導體結構，包括：基底，所述基底內具有導電接觸區域，所述基底暴露出所述導電接觸區域；位線結構和位于所述位線結構側壁的隔離墻，多個分立的所述位線結構位于所述基底上，所述隔離墻包括至少一層隔離層，所述隔離層包括靠近所述位線結構的第一隔離部和背離所述位線結構的第二隔離部，至少一層所述隔離層的第二隔離部內具有摻雜離子，在具有摻雜離子的所述隔離層中，第二隔離部的硬度大于所述第一隔離部的硬度，或者，所述第二隔離部的介電常數低于所述第一隔離部的介電常數；電容接觸孔，相鄰所述位線結構之間的所述隔離墻圍成的區域構成所述電容接觸孔，所述電容接觸孔暴露所述導電接觸區域，在平行于所述位線結構的排列方向上，所述電容接觸孔的頂部寬度大于底部寬度。

另外，所述隔離層包括氧化硅層，所述摻雜離子包括氮離子；或者，所述隔離層包括氮化硅層，所述摻雜離子包括氧離子。

另外，所述隔離墻包括依次層疊的第一隔離層和第二隔離層，所述第一隔離層位于所述位線結構和所述第二隔離層之間，所述第一隔離層的第二隔離部內具有第一摻雜離子，所述第一隔離層中第二隔離部的介電常數低于第一隔離部的介電常數，所述第二隔離層的第二隔離部內具有第二摻雜離子，所述第二隔離層中第二隔離部的硬度大于第一隔離部的硬度。

另外，在所述隔離墻包括依次層疊的氮化硅層和氧化硅層，氮化硅層位于所述位線結構與氧化硅層之間，所述氮化硅層的第二隔離部內摻雜有氧離子，所述氧化硅層的第二隔離部內摻雜有氮離子。

另外，所述位線結構頂部具有倒角，所述倒角的角度為5°～35°。

相應地，本發明實施例還提供一種半導體結構的制作方法，包括：提供基底，所述基底內具有導電接觸區域，所述基底露出所述導電接觸區域；在所述基底上形成多個分立的位線結構，所述位線結構暴露所述導電接觸區域，在平行于所述位線結構排列方向上，所述位線結構的頂部寬度小于底部寬度；在所述位線結構側壁形成包括至少一層隔離層的隔離墻，相鄰所述位線結構之間的所述隔離墻圍成的區域構成電容接觸孔，所述隔離層包括靠近所述位線結構的第一隔離部和背離所述位線結構的第二隔離部，在形成所述隔離墻的工藝步驟中，對至少一所述隔離層的第二隔離部摻雜摻雜離子，以使所述第二隔離部的硬度大于所述第一隔離部的硬度，或者，以使所述第二隔離部的介電常數低于所述第一隔離部的介電常數。