[發明專利]基于FPGA實現大規模DDC的方法及系統

在審

• 申請號: 202010761277.1
• 申請日: 2020-07-31
• 公開（公告）號: CN112015693A
• 公開（公告）日: 2020-12-01
• 發明（設計）人: 黃亮;胡曉敏
• 申請（專利權）人: 成都中安頻譜科技有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 成都弘毅天承知識產權代理有限公司 51230
• 代理人: 楊保剛

本發明公開了基于FPGA實現大規模DDC的方法及系統，包括以下步驟：設置DDC的帶寬、中心頻率、延時長度參數并進行緩存；將寬帶數據劃分為多個信道；將各信道的寬帶數據分別寫入DDR3存儲器緩存；根據輸入的參數讀取DDR3存儲器緩存的一定長度的寬帶數據，記錄當前讀出的寬帶數據的頻率控制字、相位、延時長度參數進行緩存。對讀出的寬帶數據進行DDC處理。使用本地時鐘，快速地將寬帶數據劃分為多個信道全部寫入DDR3存儲器中，寫入時每路信道化寬帶數據都有與之對應的起始地址，進行延時輸出實現全頻段實時輸出功能和在線回放功能和寬帶延時功能的，可以實現大規模的DDC的數字信號處理需求。

技術領域

本發明屬于基于FPGA的數字信號處理技術領域，涉及基于FPGA實現大規模DDC的方法及系統。

背景技術

隨著無線通信質量的增加，對空中無線電信號的處理也面臨著巨大的挑戰。傳統DDC路數的處理技術已經不再適應大規模DDC的數字信號處理需求。傳統的多路DDC實現方案采用DSP+BRAM的方式，但由于FPGA內部的BRAM非常稀缺，以XC7Z100芯片為例，其內部的BRAM只有3MB左右，使用該芯片來實現50kHz帶寬的DDC最多實現400路左右。在傳統的數字信號處理中使用常規的BRAM+DSP的方式對于實現大規模多路DDC操作，會對FPGA芯片造成嚴重的資源不足，不利于相關功能的實現。

發明內容

本發明的目的在于：提供了基于FPGA實現大規模DDC的方法及系統，解決了在傳統的數字信號處理中使用常規的BRAM+DSP的方式對于實現大規模多路DDC操作，會對FPGA芯片造成嚴重的資源不足，不利于相關功能的實現的問題。

本發明采用的技術方案如下：

基于FPGA實現大規模DDC的方法，包括以下步驟：

步驟1：設置DDC的帶寬、中心頻率、延時長度參數并進行緩存；

步驟2：將寬帶數據劃分為多個信道，將各信道的寬帶數據分別寫入DDR3存儲器緩存；

步驟3：根據輸入的參數讀取DDR3存儲器緩存的一定長度的寬帶數據，記錄當前讀出的寬帶數據的頻率控制字、相位、延時長度參數進行緩存。

步驟4：對讀出的寬帶數據進行DDC處理。

進一步地，所述步驟2包括以下步驟：

步驟21：將寬帶數據均勻劃分成多個信道，形成信道化的寬帶數據；

步驟22：劃分DDR3存儲器的地址區間，設定一個信道對應一個地址區間；

步驟23：根據信道將寬帶數據寫入到DDR3存儲器緩存到對應的地址區間。

進一步地，所述步驟3包括以下步驟：

步驟31：首次讀取時，輸入帶寬、中心頻率、延時長度參數，讀取DDR3存儲器緩存的一定長度的寬帶數據，記錄當前讀出的寬帶數據的頻率控制字、相位、延時長度參數進行緩存；

步驟32：再次讀取時，輸入上次緩存的頻率控制字、相位、延時長度參數，讀取DDR3存儲器緩存的一定長度的寬帶數據，該寬帶數據包含上次讀取的寬帶數據的最后一段寬帶數據，記錄當前讀出的寬帶數據的頻率控制字、相位、延時長度參數進行緩存。

進一步地，所述DDC處理包括以下步驟：

步驟41：讀取的寬帶數據通過復數乘法和DDS的IQ信號混頻；

步驟42：通過CIC、FIR1和FIR2抽取濾波；

步驟43：通過FIR3整形濾波輸出多路DDC的IQ信號。

進一步地，獲取DDC處理的數字信號的電平信號，在電平信號超過預設電平信號時讀取DDR3存儲器緩存的數字信號。