[發(fā)明專利]基于FPGA實現(xiàn)大規(guī)模DDC的方法及系統(tǒng)

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• 申請?zhí)枺?/td>: 202010761277.1
• 申請日: 2020-07-31
• 公開（公告）號: CN112015693A
• 公開（公告）日: 2020-12-01
• 發(fā)明（設(shè)計）人: 黃亮;胡曉敏
• 申請（專利權(quán)）人: 成都中安頻譜科技有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 成都弘毅天承知識產(chǎn)權(quán)代理有限公司 51230
• 代理人: 楊保剛

1.基于FPGA實現(xiàn)大規(guī)模DDC的方法，其特征在于：包括以下步驟：

步驟1：設(shè)置DDC的帶寬、中心頻率、延時長度參數(shù)并進(jìn)行緩存；

步驟2：將寬帶數(shù)據(jù)劃分為多個信道；將各信道的寬帶數(shù)據(jù)分別寫入DDR3存儲器緩存；

步驟3：根據(jù)輸入的參數(shù)讀取DDR3存儲器緩存的一定長度的寬帶數(shù)據(jù)，記錄當(dāng)前讀出的寬帶數(shù)據(jù)的頻率控制字、相位、延時長度參數(shù)進(jìn)行緩存。

步驟4：對讀出的寬帶數(shù)據(jù)進(jìn)行DDC處理。

2.根據(jù)權(quán)利要求1所述的基于FPGA實現(xiàn)大規(guī)模DDC的方法，其特征在于：所述步驟2包括以下步驟：

步驟21：將寬帶數(shù)據(jù)均勻劃分成多個信道，形成信道化的寬帶數(shù)據(jù)；

步驟22：劃分DDR3存儲器的地址區(qū)間，設(shè)定一個信道對應(yīng)一個地址區(qū)間；

步驟23：根據(jù)信道將寬帶數(shù)據(jù)寫入到DDR3存儲器緩存到對應(yīng)的地址區(qū)間。

3.根據(jù)權(quán)利要求1所述的基于FPGA實現(xiàn)大規(guī)模DDC的方法，其特征在于：所述步驟3包括以下步驟：

步驟31：首次讀取時，輸入帶寬、中心頻率、延時長度參數(shù)，讀取DDR3存儲器緩存的一定長度的寬帶數(shù)據(jù)，記錄當(dāng)前讀出的寬帶數(shù)據(jù)的頻率控制字、相位、延時長度參數(shù)進(jìn)行緩存；

步驟32：再次讀取時，輸入上次緩存的頻率控制字、相位、延時長度參數(shù)，讀取DDR3存儲器緩存的一定長度的寬帶數(shù)據(jù)，該寬帶數(shù)據(jù)包含上次讀取的寬帶數(shù)據(jù)的最后一段寬帶數(shù)據(jù)，記錄當(dāng)前讀出的寬帶數(shù)據(jù)的頻率控制字、相位、延時長度參數(shù)進(jìn)行緩存。

4.根據(jù)權(quán)利要求1所述的基于FPGA實現(xiàn)大規(guī)模DDC的方法，其特征在于：所述DDC處理包括以下步驟：

步驟41：讀取的寬帶數(shù)據(jù)通過復(fù)數(shù)乘法和DDS的IQ信號混頻；

步驟42：通過CIC、FIR1和FIR2抽取濾波；

步驟43：通過FIR3整形濾波輸出多路DDC的IQ信號。

5.根據(jù)權(quán)利要求1所述的基于FPGA實現(xiàn)大規(guī)模DDC的方法，其特征在于：獲取DDC處理的數(shù)字信號的電平信號，在電平信號超過預(yù)設(shè)電平信號時讀取DDR3存儲器緩存的數(shù)字信號。

6.根據(jù)權(quán)利要求1-5任意一項所述的基于FPGA實現(xiàn)大規(guī)模DDC的系統(tǒng)，其特征在于：包括參數(shù)緩存模塊、寬帶信道化模塊、DDR3存儲器、DDC處理模塊、寫數(shù)據(jù)模塊、讀數(shù)據(jù)模塊、數(shù)據(jù)源緩存模塊、時序控制模塊和DDR3控制模塊，其中：

所述參數(shù)緩存模塊，用于緩存參數(shù)；

所述寬帶信道化模塊，將寬帶數(shù)據(jù)劃分為多個信道；

所述DDR3存儲器，用于緩存各信道的寬帶數(shù)據(jù)；

所述DDC處理模塊，對讀出的寬帶數(shù)據(jù)進(jìn)行DDC處理；

所述數(shù)據(jù)源緩存模塊，用于緩存讀取的寬帶數(shù)據(jù)；

時序控制模塊，用于對信號施加時間上的控制；

所述DDR3控制模塊，用于控制DDR3寫數(shù)據(jù)模塊將寬帶數(shù)據(jù)寫入存儲器，用于控制讀數(shù)據(jù)模塊將寬帶數(shù)據(jù)讀出存儲器，用于控制當(dāng)前讀出的寬帶數(shù)據(jù)的頻率控制字、相位、延時長度參數(shù)緩存到參數(shù)緩存模塊。