[發明專利]半導體存儲裝置

在審

• 申請號: 202010758933.2
• 申請日: 2020-07-31
• 公開（公告）號: CN112447217A
• 公開（公告）日: 2021-03-05
• 發明（設計）人: 遠藤真人;有園大介;原田佳和
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: G11C8/08
• 分類號: G11C8/08;G11C8/14
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 徐殿軍

半導體存儲裝置具備存儲晶體管、字線和外圍電路。外圍電路與寫入命令的輸入對應地，在寫入命令是與存儲晶體管對應的從第n1次到第n2次的寫入命令的情況下，執行第1寫入序列，其執行1次以上向字線轉送第1程序電壓的第1程序動作。此外，外圍電路在寫入命令是與存儲晶體管對應的從第n2+1次到第n3次的寫入命令的情況下，執行第2寫入序列，其執行1次以上將向字線轉送第2程序電壓的第2程序動作。此外，第2寫入序列的第k次的第2程序動作的第2程序電壓比第1寫入序列的第k次的第1程序動作的第1程序電壓小。

本申請以2019年09月02日提出申請的日本專利申請第2019－159655號主張優先權，這里引用其全部內容。

技術領域

本發明涉及半導體存儲裝置。

背景技術

已知有具備存儲晶體管、連接在存儲晶體管的柵極電極的字線和連接在字線的外圍電路的半導體存儲裝置。

發明內容

本發明提供一種長壽命且高速的半導體存儲裝置。

有關一個技術方案的半導體存儲裝置具備：存儲晶體管；字線，與存儲晶體管的柵極電極連接；外圍電路，與字線連接；以及多個電極，與外圍電路連接，能夠用于數據的輸入輸出。外圍電路與經由多個電極的寫入命令的輸入對應地，在寫入命令是與存儲晶體管對應的從第n1(n1為自然數)次到第n2(n2為比n1大的自然數)次的寫入命令的情況下，執行第1寫入序列，該第1寫入序列執行1次或多次向字線轉送第1程序電壓的第1程序動作。此外，外圍電路與經由多個電極的寫入命令的輸入對應地，在寫入命令是與存儲晶體管對應的從第n2+1次到第n3(n3為比n2大的自然數)次的寫入命令的情況下，執行第2寫入序列，該第2寫入序列執行1次或多次向字線轉送第2程序電壓的第2程序動作。此外，第2寫入序列的第k(k為自然數)次的第2程序動作的第2程序電壓比第1寫入序列的第k次的第1程序動作的第1程序電壓小。

有關一個技術方案的半導體存儲裝置具備：存儲晶體管；字線，與存儲晶體管的柵極電極連接；外圍電路，與字線連接；以及多個電極，與外圍電路連接，能夠用于數據的輸入輸出。外圍電路與經由多個電極的第1寫入命令的輸入對應地，執行第1寫入序列，該第1寫入序列執行1次或多次向字線轉送第1程序電壓的第1程序動作。此外，外圍電路與經由多個電極的第2寫入命令的輸入對應地，執行第2寫入序列，該第2寫入序列執行1次或多次向字線轉送第2程序電壓的第2程序動作。此外，第2寫入序列的第k(k為自然數)次的第2程序動作的第2程序電壓比第1寫入序列的第k次的第1程序動作的第1程序電壓小。

根據上述結構，能夠提供長壽命且高速的半導體存儲裝置。

附圖說明

圖1是表示存儲系統10的結構的示意性的框圖。

圖2是表示存儲裸片MD的結構的示意性的框圖。

圖3是表示存儲單元陣列MCA的結構的示意性的電路圖。

圖4是表示動作電壓生成單元35的結構的示意性的等價電路圖。

圖5是表示動作電壓生成單元35的結構的示意性的等價電路圖。

圖6是表示動作電壓生成單元35的結構的示意性的等價電路圖。

圖7是表示存儲裸片MD的結構的示意性的俯視圖。

圖8是表示存儲單元陣列MCA的結構的示意性的俯視圖。

圖9是表示存儲單元陣列MCA的結構的示意性的剖面圖。

圖10是表示存儲單元MC的結構的示意性的剖面圖。

圖11是用來對記錄在存儲單元MC的數據進行說明的示意性的圖。

圖12是用來對讀取動作進行說明的示意性的剖面圖。